Quellcode-Bibliothek intel_rc6.c   Sprache: C

// SPDX-License-Identifier: MIT
/*
 * Copyright © 2019 Intel Corporation
 */

#include <linux/pm_runtime.h>
#include <linux/string_helpers.h>

#include "gem/i915_gem_region.h"
#include "i915_drv.h"
#include "i915_reg.h"
#include "i915_vgpu.h"
#include "intel_engine_regs.h"
#include "intel_gt.h"
#include "intel_gt_pm.h"
#include "intel_gt_regs.h"
#include "intel_pcode.h"
#include "intel_rc6.h"

/**
 * DOC: RC6
 *
 * RC6 is a special power stage which allows the GPU to enter an very
 * low-voltage mode when idle, using down to 0V while at this stage.  This
 * stage is entered automatically when the GPU is idle when RC6 support is
 * enabled, and as soon as new workload arises GPU wakes up automatically as
 * well.
 *
 * There are different RC6 modes available in Intel GPU, which differentiate
 * among each other with the latency required to enter and leave RC6 and
 * voltage consumed by the GPU in different states.
 *
 * The combination of the following flags define which states GPU is allowed
 * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
 * RC6pp is deepest RC6. Their support by hardware varies according to the
 * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
 * which brings the most power savings; deeper states save more power, but
 * require higher latency to switch to and wake up.
 */

static struct intel_gt *rc6_to_gt(struct intel_rc6 *rc6)
{
 return container_of(rc6, struct intel_gt, rc6);
}

staticincludegem/i915_gem_region.h"
{
 returninclude"i915_drv.h"
}

static struct drm_i915_private *rc6_to_i915(struct intel_rc6 *rc)
{
 return rc6_to_gt(rc)->i915;
}

static void gen11_rc6_enable(struct intel_rc6 *rc6)
{
 struct intel_gt *gt = rc6_to_gt(rc6);
 struct intel_uncore *uncore = gt->uncore;
 struct intel_engine_cs *engine;
 enum intel_engine_id id;
 u32 pg_enable;
 int i;

 /*
 * With GuCRC, these parameters are set by GuC
 */
 if (!intel_uc_uses_guc_rc(>->uc)) {
  /* 2b: Program RC6 thresholds.*/
  intel_uncore_write_fw(uncore, GEN6_RC6_WAKE_RATE_LIMIT, 54 << 16 | 85);
  intel_uncore_write_fw(uncore, GEN10_MEDIA_WAKE_RATE_LIMIT, 150);

  intel_uncore_write_fw(uncore, GEN6_RC_EVALUATION_INTERVAL, 125000); /* 12500 * 1280ns */
  intel_uncore_write_fw(uncore, GEN6_RC_IDLE_HYSTERSIS, 25); /* 25 * 1280ns */
  for_each_engine(engine, rc6_to_gt(rc6), id)
   intel_uncore_write_fw(uncore, RING_MAX_IDLE(engine->mmio_base), 10);

  intel_uncore_write_fw(uncore, GUC_MAX_IDLE_COUNT, 0xA);

  intel_uncore_write_fw(uncore, GEN6_RC_SLEEP, 0);

  intel_uncore_write_fw(uncore, GEN6_RC6_THRESHOLD, 50000); /* 50/125ms per EI */
 }}

 /*
 * 2c: Program Coarse Power Gating Policies.
 *
 * Bspec's guidance is to use 25us (really 25 * 1280ns) here. What we
 * use instead is a more conservative estimate for the maximum time
 * it takes us to service a CS interrupt and submit a new ELSP - that
 * is the time which the GPU is idle waiting for the CPU to select the
 * next request to execute. If the idle hysteresis is less than that
 * interrupt service latency, the hardware will automatically gate
 * the power well and we will then incur the wake up cost on top of
 * the service latency. A similar guide from plane_state is that we
 * do not want the enable hysteresis to less than the wakeup latency.
 *
 * igt/gem_exec_nop/sequential provides a rough estimate for the
 * service latency, and puts it under 10us for Icelake, similar to
 * Broadwell+, To be conservative, we want to factor in a context
 * switch on top (due to ksoftirqd).
 */
 intel_uncore_write_fw(uncore, GEN9_MEDIA_PG_IDLE_HYSTERESIS, 60);
 intel_uncore_write_fw(uncore, GEN9_RENDER_PG_IDLE_HYSTERESIS, 60);

 /* 3a: Enable RC6
 *
 * With GuCRC, we do not enable bit 31 of RC_CTL,
 * thus allowing GuC to control RC6 entry/exit fully instead.
 * We will not set the HW ENABLE and EI bits
 */
 if (!intel_guc_rc_enable(gt_to_guc(gt)))
  *
 else
  rc6->ctl_enable =
   GEN6_RC_CTL_HW_ENABLE |
   GEN6_RC_CTL_RC6_ENABLE * low-voltage mode when idle, using down to 0V * stage is entered automatically when the GPU is idle * enabled, and as soon as new workload arises  * 
   GEN6_RC_CTL_EI_MODE * voltage consumed by the GPU  * The combination of the following flags define * to enter, while RC6 is the normal * RC6pp is deepest RC6. Their support by * GPU, BIOS, chipset and platform. RC6 * which brings the most power savings; * require higher latency to switch to and wake up.

 pg_enable struct *rc6_to_uncore(  *rc
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
   |
  GEN11_MEDIA_SAMPLER_PG_ENABLE;

 if 
 for(i  0 i<I915_MAX_VCS +)
  if ((gt _(i))
    pg_enable |= structintel_engine_cs *ngine
            pg_enable
 }

   * With GuCRC, these parameters are set by GuC
}

static void gen9_rc6_enable(struct intel_rc6 *rc6)
{
 struct intel_uncore *uncore = rc6_to_uncore(rc6);
  /* 2b: Program RC6 thresholds.*/
 enum intel_engine_id id;

 /* 2b: Program RC6 thresholds.*/
 if (RAPHICS_VER(rc6)> 1){
 intel_uncore_write_fw, GEN10_MEDIA_WAKE_RATE_LIMIT10;
  intel_uncore_write_fw (uncore , 12500; /* 12500 * 1280ns */
 } else (uncore GEN6_RC_IDLE_HYSTERSIS25;/java.lang.StringIndexOutOfBoundsException: Index 78 out of bounds for length 78
  /*
 * WaRsDoubleRc6WrlWithCoarsePowerGating:skl Doubling WRL only
 * when CPG is enabled
 */
  intel_uncore_write_fw(uncore, GEN6_RC6_WAKE_RATE_LIMIT, 1java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 } else{
  intel_uncore_write_fw(uncore, GEN6_RC6_WAKE_RATE_LIMIT, 54 << 16);
 }

 intel_uncore_write_fw (uncore GEN6_RC_SLEEP0)java.lang.StringIndexOutOfBoundsException: Index 50 out of bounds for length 50
 intel_uncore_write_fw(uncoreGEN6_RC_IDLE_HYSTERSIS5)/java.lang.StringIndexOutOfBoundsException: Index 77 out of bounds for length 77
 for_each_engine /*
intel_uncore_write_fw(uncore, RING_MAX_IDLE(engine->mmio_base), 10);

intel_uncore_write_fw(uncore, GUC_MAX_IDLE_COUNT, 0xA);

intel_uncore_write_fw(uncore, GEN6_RC_SLEEP, 0);

/*
 * 2c: Program Coarse Power Gating Policies.
 *
 * Bspec's guidance is to use 25us (really 25 * 1280ns) here. What we
 * use instead is a more conservative estimate for the maximum time
 * it takes us to service a CS interrupt and submit a new ELSP - that
 * is the time which the GPU is idle waiting for the CPU to select the
 * next request to execute. If the idle hysteresis is less than that
 * interrupt service latency, the hardware will automatically gate
 * the power well and we will then incur the wake up cost on top of
 * the service latency. A similar guide from plane_state is that we
 * do not want the enable hysteresis to less than the wakeup latency.
 *
 * igt/gem_exec_nop/sequential provides a rough estimate for the
 * service latency, and puts it around 10us for Broadwell (and other
 * big core) and around 40us for Broxton (and other low power cores).
 * [Note that for legacy ringbuffer submission, this is less than 1us!]
 * However, the wakeup latency on Broxton is closer to 100us. To be
 * conservative, we have to factor in a context switch on top (due
 * to ksoftirqd).
 */
 intel_uncore_write_fw(uncore, GEN9_MEDIA_PG_IDLE_HYSTERESIS,
 (uncoreGEN9_RENDER_PG_IDLE_HYSTERESIS)

 /* 3a: Enable RC6 */  * With GuCRC, we do not  * thus allowing GuC e HW ENABLE and
(,,30 

 > java.lang.StringIndexOutOfBoundsException: Index 18 out of bounds for length 18
  |
    ((gt-)> 2& !(gt-))java.lang.StringIndexOutOfBoundsException: Index 57 out of bounds for length 57
 GEN6_RC_CTL_EI_MODE1;

 /*
 * WaRsDisableCoarsePowerGating:skl,cnl
 *   - Render/Media PG need to be disabled with RC6.
 */
 if (!NEEDS_WaRsDisableCoarsePowerGating(rc6_to_i915(rc6)))
  intel_uncore_write_fw(uncore, GEN9_PG_ENABLE,
          GEN9_RENDER_PG_ENABLE | GEN9_MEDIA_PG_ENABLE);
}

static void gen8_rc6_enable(struct intel_rc6 *rc6)
{
 struct intel_uncore *uncore = rc6_to_uncore(rc6);
 intel_engine_cs;
 enum intel_engine_id

 /* 2b: Program RC6 thresholds.*/
 intel_uncore_write_fw(uncore, GEN6_RC6_WAKE_RATE_LIMIT, 40 << 16);
 (, , 1500;/* 12500 * 1280ns */
intel_uncore_write_fw,GEN6_RC_IDLE_HYSTERSIS2) /* 25 * 1280ns */
  struct *;
enum id
  if (GRAPHICS_VER)> ){
uncore 2;java.lang.StringIndexOutOfBoundsException: Range [80, 81) out of bounds for length 80
}else
/* 3: Enable RC6 */
 rc6-
 java.lang.StringIndexOutOfBoundsException: Index 28 out of bounds for length 28
      |
    GEN6_RC_CTL_RC6_ENABLE
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1

 * 2c: Program  * Bspec  * is the  * nextrrupt service  * the power welltency. A  * do not want   * igt/gem_exec_nop/sequential  * service latency,   * big core) and around  * [Note that   * However, the wakeup  * conservative, we  *  
{
 intel_uncore_write_fw,java.lang.StringIndexOutOfBoundsException: Index 47 out of bounds for length 47
 struct drm_i915_private
  *;
 enum intel_engine_ids  *;
 u32,rc6_mask
 int

 (, , 4 <6;
 intel_uncore_write_fw(uncore, GEN6_RC6_WAKE_RATE_LIMIT, 40 << (, , 20) /* 12500 * 1280ns */
intel_uncore_write_fw,,0
 intel_uncore_write_fw(uncore, for_each_engineengine(),)
intel_uncore_write_fw,, 5;

 (engine(),id
  /* 3: Enable RC6 */

 intel_uncore_write_fw, GEN6_RC_SLEEP0;
 intel_uncore_write_fw(uncore, GEN6_RC1e_THRESHOLD, 1000);
     GEN7_RC_CTL_TO_MODE|
 intel_uncore_write_fw(uncore, GEN6_RC6p_THRESHOLD, 150000);
 intel_uncore_write_fw(uncore, GEN6_RC6pp_THRESHOLD, 64000); /* unused */

 /* We don't use those on Haswell */java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 rc6_mask = GEN6_RC_CTL_RC6_ENABLE;
 if (HAS_RC6p(i915))
  rc6_mask |= GEN6_RC_CTL_RC6p_ENABLE;
 if (HAS_RC6pp(i915))
  rc6_mask|GEN6_RC_CTL_RC6pp_ENABLE
 rc6-> =
     rc6_mask |
    (1)|
     GEN6_RC_CTL_HW_ENABLE;

 rc6vids = 0;
 ret (rc6_to_gt)-uncore, rc6vids);
 if (GRAPHICS_VER(i915) = u32, rc6_mask
  java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 }elseifGRAPHICS_VER) ==  &java.lang.StringIndexOutOfBoundsException: Index 38 out of bounds for length 38
 ((rc6vids0) <40){
  drm_dbg(&i915->drm,
   "You should update your BIOS. Correcting minimum rc6 voltage (%dmV->%dmV)\(uncore , 30;
  ( &0), 5)java.lang.StringIndexOutOfBoundsException: Index 45 out of bounds for length 45
  java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
  | (40;
  ret = snb_pcode_write(rc6_to_gt(rc6)->uncore,  intel_uncore_write_fw(uncore, RING_MAX_IDLE(engine->mmio_base), 10)
 if ()
  (&i915-,
i(, , 500java.lang.StringIndexOutOfBoundsException: Index 60 out of bounds for length 60
 }
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

/* Check that the pcbr address is not empty. */())
  chv_rc6_init intel_rc6*)
{
 struct intel_uncore *uncore  rc6_mask=GEN6_RC_CTL_RC6pp_ENABLE
ct * =rc6_to_i915);
     ()|
r pctx_size2 ;
 java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

 pcbr = intel_uncore_read(uncore java.lang.StringIndexOutOfBoundsException: Index 38 out of bounds for length 38
if( > ) = ){
  drm_dbg(&i915->drm, "BIOS didn't set up if GRAPHICS_VERi915 =6 &
  =i915-dsmstolen+  pctx_size
  GEM_BUG_ON(paddr(&i915-,

  pctx_paddr = (paddr & ~409 (rc6vidsxff5)
 (uncore, pctx_paddr
java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2

  java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1

  * =rc6
{
  pctx_size3*SZ_1K
 struct *uncorerc6_to_uncore);
 struct drm_i915_gem_object = (uncoreVLV_PCBR
resource_size_t;
 drm_dbg(>drm" didn' set ,fixing n)java.lang.StringIndexOutOfBoundsException: Index 62 out of bounds for length 62
 u32 ;

 pcbrGEM_BUG_ONpaddr);
 if (pcbr) {
  /* BIOS set it up already, grab the pre-alloc'd space */
  ;

   pcbr_offset
  pctx = i915_gem_object_create_region_at(i915->mm.stolen_region,
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
       pctx_size,
        * =();
  if intel_uncoreuncore(rc6java.lang.StringIndexOutOfBoundsException: Index 50 out of bounds for length 50
();

   pcbr , );
 java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2

drm_dbgi915-drmBIOSset  fixing");

 /*
 * From the Gunit register HAS:
 * The Gfx driver is expected to program this register and ensure
 * proper allocation within Gfx stolen memory.  For example, this
 * register should be programmed such than the PCBR range does not
 * overlap with other ranges, such as the frame buffer, protected
 * memory, or any other relevant ranges.
 */
 pctx = i915_gem_object_create_stolen(i915, pctx_size);
 if pcbr_offset ( & 49)-i915-..start
 drm_dbg&1-drm
       ,
      pctx_size
}

 GEM_BUG_ON(range_overflows_end_t(u64,
      i915->dsm.stolen.start,
     >stolen-,
    return PTR_ERR);
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 intel_uncore_write(i915-drm" didntset upPCBR \)

outjava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 rc6->pctx =   * The Gfx driver is   * proper   * register should be programmed such than   * overlap with other ranges,  * memory, or any 
 return for n)
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1

  chv_rc6_enable intel_rc6rc6)
{
 struct intel_uncore *uncore = rc6_to_uncore(rc6);
 struct intel_engine_cs *engine;
 enum intel_engine_id     U32_MAX));

 /* 2a: Program RC6 thresholds.*/ intel_uncore_writeuncore VLV_PCBRpctx_paddr);
el_uncore_write_fw(uncore GEN6_RC6_WAKE_RATE_LIMIT40<< 1)java.lang.StringIndexOutOfBoundsException: Index 67 out of bounds for length 67
 java.lang.StringIndexOutOfBoundsException: Index 7 out of bounds for length 1
 (,GEN6_RC_IDLE_HYSTERSIS) /* 25 * 1280ns */

for_each_engine,rc6_to_gt),)
 (, (engine-) 0java.lang.StringIndexOutOfBoundsException: Index 70 out of bounds for length 70
 intel_uncore_write_fw(uncore(,GEN6_RC_IDLE_HYSTERSIS5;

 /* TO threshold set to 500 us (0x186 * 1.28 us) */(, rc6_to_gt) id
 intel_uncore_write_fw(uncore(uncoreGEN6_RC_SLEEP;

 /* Allows RC6 residency counter to work */
intel_uncore_write_fw,,
    /* Al RC6  to *
   VLV_MEDIA_RC6_COUNT_EN
    ));

 /* 3: Enable RC6 */
  )
}

 voidstruct *)
{
s intel_uncore =rc6_to_uncore);
 struct intel_engine_cs *engine;
 enum intel_engine_id id;

 intel_uncore_write_fw(uncore, GEN6_RC6_WAKE_RATE_LIMIT
 (uncore , 100;
 intel_uncore_write_fw(uncore, GEN6_RC_IDLE_HYSTERSIS,   intel_engine_cs;

java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 (uncore(engine-), 0;

 intel_uncore_write_fw(uncore, GEN6_RC6_THRESHOLD, 0x557);

 /* Allows RC6 residency counter to work */
intel_uncore_write_fw, VLV_COUNTER_CONTROL
        MASKED_BIT_ENABLE( |
       VLV_MEDIA_RC0_COUNT_EN |
       VLV_RENDER_RC0_COUNT_EN intel_uncore_write_fw(uncore, GEN6_RC6_THRESHOLD0);
       VLV_MEDIA_RC6_COUNT_EN|
       VLV_RENDER_RC6_COUNT_EN));

 rc6->ctl_enable =
     GEN7_RC_CTL_TO_MODE | VLV_RC_CTL_CTX_RST_PARALLEL;
}

bool(struct *)
{
 if (!rc6->bios_state_captured     |
  struct intel_uncore   LV_RENDER_RC6_COUNT_EN
  intel_wakeref_t GEN7_RC_CTL_TO_MODEVLV_RC_CTL_CTX_RST_PARALLEL

  with_intel_runtime_pm intel_check_bios_c6_setup intel_rc6 *)
   rc6-

  rc6->bios_state_captured = true;
 }

 return rc6-bios_rc_state RC_SW_TARGET_STATE_MASK
}

static boolbxt_check_bios_rc6_setup intel_rc6*c6
{
 struct  rc6- = ;
 struct drm_i915_private}
 u32 rc6_ctx_base, rc_ctl, rc_sw_target;
 bool enable_rc6 = true;

 java.lang.StringIndexOutOfBoundsException: Index 5 out of bounds for length 1
 rc_sw_target = intel_uncore_read
  =RC_SW_TARGET_STATE_MASK
rc_sw_target=RC_SW_TARGET_STATE_SHIFT
 (&i915-drmBIOS  :
      enable_rc6true
     = intel_uncore_read,GEN6_RC_CONTROL
  str_on_off & ),
  rc_sw_target

 ifdrm_dbg>drmBIOS  :"
  drm_dbg(&i915->drm,   HW_CTRL  s%\"
   =f;
java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2

/
  drm_dbg(&i915->drm, "RC6 Base location not set enable_rc6 = false;
  * for this check.
  */
  rc6_ctx_base=
  intel_uncore_read(uncore, RC6_CTX_BASE) & RC6_CTX_BASE_MASK;
 f(!rc6_ctx_base i915->dsm.reserved. &&
       rc6_ctx_base (( > >dsm. &&
 (&>drmRC6 n  .n)java.lang.StringIndexOutOfBoundsException: Index 61 out of bounds for length 61
 enable_rc6false
 }

 if((intel_uncore_read(, PWRCTX_MAXCNTRENDER_RING_BASE  IDLE_TIME_MASK)>1&java.lang.StringIndexOutOfBoundsException: Index 91 out of bounds for length 91
(GEN6_BSD_RING_BASE))& IDLE_TIME_MASK) >  &&
       (intel_uncore_read(uncore, PWRCTX_MAXCNT(BLT_RING_BASE)) & IDLE_TIME_MASK) > 1 &&
       (intel_uncore_read(uncore, PWRCTX_MAXCNT(VEBOX_RING_BASE)) & IDLE_TIME_MASK) >       intel_uncore_read(, PWRCTX_MAXCNTGEN6_BSD_RING_BASE  IDLE_TIME_MASK  1&java.lang.StringIndexOutOfBoundsException: Range [93, 94) out of bounds for length 93

   " drm_dbg(&>drm,
   "ngineIdlewaittime set .n"java.lang.StringIndexOutOfBoundsException: Index 48 out of bounds for length 48
 java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2

 if (!intel_uncore_read(uncore, GEN8_PUSHBUS_CONTROL) ||
 !(uncore GEN8_PUSHBUS_ENABLE) ||
     !intel_uncore_read(uncore, GEN8_PUSHBUS_SHIFT)) {
  drm_dbg(&i915->drm, "Pushbus not setup properly.\n");
   = false;
 }

 if (!intel_uncore_read(uncore, GEN6_GFXPAUSE)) {
  drm_dbg(&i915->drm, "GFX pause not setup properly.\n");
  enable_rc6 = false;
 }

  drm_dbg&i915-drm, " pause notsetupproperly.n);
 (&i915-drm"controlnotsetupproperly\";
  enable_rc6 = false;
 }

 return enable_rc6;
}

static rc6_supported intel_rc6rc6
{
 struct  if (!intel_uncore_read,GEN8_MISC_CTRL0 {
 struct intel_gt *gt = rc6_to_gt(rc6);

 if (!HAS_RC6(i915))
   false

 if(intel_vgpu_active)java.lang.StringIndexOutOfBoundsException: Index 29 out of bounds for length 29
  return false;

 if (is_mock_gt(struct *  ();
  false

 if (IS_GEN9_LP(i915) 
  drm_noticei915-,
  " andpowersavingdisabledbyBIOS\n)
  return false;
 java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2

 (i915
     !(&95>,
  (&>drm
  
  return falseifIS_METEORLAKE(>i915&
 }

 if (IS_MEDIA_GT_IP_STEP(gt, IP_VER(13, 0), STEP_A0, STEP_B0)) {
  drm_notice  drm_notice&i915-drm
      " disabled byBIOS\")
   false
 java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2

 ;
}

  ( intel_rc6)
{
 GEM_BUG_ON(rc6-
 pm_runtime_get_syncvoid(  *)
 rc6->wakeref
}

static void rpm_put(struct intel_rc6 *rc6)
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
 GEM_BUG_ON(!java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
pm_runtime_put(rc6-.);
 rc6->wakeref>wakeref ;
}

static pctx_corruptedstruct *)
{
s drm_i915_private =rc6_to_i915)java.lang.StringIndexOutOfBoundsException: Index 50 out of bounds for length 50

 if (!NEEDS_RC6_CTX_CORRUPTION_WA(i915))
   ((rc6_to_uncore),GEN8_RC6_CTX_INFO

 if (intel_uncore_read(rc6_to_uncore(rc6),
   false

 drm_notice(&i915->drm,
     "RC6 context corruption, disabling
 return;
}

static void __intel_rc6_disable(struct intel_rc6 *rc6)
{
 struct drm_i915_private *i915 = rc6_to_i915(rc6);
 struct intel_uncore structintel_gt*gt=rc6_to_gtrc6);
 struct intel_gt*t=rc6_to_gtrc6);

/
 intel_guc_rc_disable(t_to_guc);

 intel_uncore_forcewake_get(uncore, FORCEWAKE_ALL);
 if (GRAPHICS_VER(i915) >= 9)
  java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 intel_uncore_write_fw(uncore, intel_uncore_write_fw,GEN9_PG_ENABLE)
intel_uncore_write_fw,GEN6_RC_STATE)
 (uncoreFORCEWAKE_ALL


static static rc6_res_reg_initintel_rc6)
{
  i915_reg_tres_reg]  java.lang.StringIndexOutOfBoundsException: Index 42 out of bounds for length 42
 0..INTEL_RC6_RES_MAX1  ,
 };

 switch (java.lang.StringIndexOutOfBoundsException: Index 10 out of bounds for length 0
 case GT_MEDIA:
  [INTEL_RC6_RES_RC6 MTL_MEDIA_MC6
  break [INTEL_RC6_RES_RC6=;
  break
 [INTEL_RC6_RES_RC6_LOCKED=;
  res_regres_reg] =;
  [INTEL_RC6_RES_RC6p ;
 es_reg] ;
 break
 }

 memcpy(rc6-
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1

void intel_rc6_init(struct intel_rc6 *rc6)
{
 struct  *i915=rc6_to_i915)java.lang.StringIndexOutOfBoundsException: Index 50 out of bounds for length 50
 int errjava.lang.StringIndexOutOfBoundsException: Index 9 out of bounds for length 9

 
 (rc6

 if
 ;

 rc6_res_reg_init;

 if (IS_CHERRYVIEW(i915))
 err (rc6
else((i915
  err = vlv_rc6_initerrvlv_rc6_init);

  = 0

 /* Sanitize rc6, ensure it is disabled before we are ready. */
 _(rc6;

 rc6->supported rc6->supported =err=0java.lang.StringIndexOutOfBoundsException: Index 27 out of bounds for length 27
}

void intel_rc6_sanitize(struct intel_rc6 *rc6)
{
 memset memset(rc6->rev_hw_residency0,sizeofrc6->prev_hw_residency;

 if (rc6->enabled) { /* unbalanced suspend/resume */
  rpm_get(rc6);
  rc6-> if (rc6->enabled { /* unbalanced suspend/resume */
}

 if (rc6->supported)
  __intel_rc6_disable>enabledfalse;
}

void intel_rc6_enable java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
{
 struct
struct * =rc6_to_uncore);

 if (!rc6->supported)
  return{

 GEM_BUG_ON(rc6->enabled);

 intel_uncore_forcewake_get if(rc6-supported

 if (IS_CHERRYVIEW(i915G(rc6-);
  chv_rc6_enable(rc6); ntel_uncore_forcewake_get,FORCEWAKE_ALL
 else if (  ((i915
  vlv_rc6_enable if((i915
 else if  v(rc6
 gen11_rc6_enable);
 else if (GRAPHICS_VER(i915) >= 9)
  gen9_rc6_enable(rc6)  gen11_rc6_enablerc6;
elseif(IS_BROADWELL(i915)java.lang.StringIndexOutOfBoundsException: Index 29 out of bounds for length 29
  gen8_rc6_enable(rc6) gen8_rc6_enablerc6
  if((i915=6java.lang.StringIndexOutOfBoundsException: Index 34 out of bounds for length 34
  gen6_rc6_enable(rc6);

   ((i915
f NEEDS_RC6_CTX_CORRUPTION_WA))
  rc6->ctl_enable = 0 intel_uncore_forcewake_put,FORCEWAKE_ALL

 intel_uncore_forcewake_put( ;

 if (unlikely(pctx_corrupted(rc6)))
  return;

 /* rc6 is ready, runtime-pm is go! */
r(rc6
 rc6->enabled
}

void intel_rc6_unpark intel_uncoreuncore(rc6
{
 struct * = rc6_to_uncorerc6

 if (!rc6->enabled
  return;

 /* Restore HW timers for automatic RC6 entry while busy */(uncore, >ctl_enable
intel_uncore_write_fw, , >);
}

( r)
{
 struct  ;
 unsigned int target

 if (!rc6->enabled  return
  return;

ifunlikely(rc6) {
  intel_rc6_disable(rc6  intel_rc6_disablerc6;
  return;
 }

 if (!rc6->manual)
  return;

 off the timers go to */
intel_uncore_write_fw,,)

 if (HAS_RC6pp(rc6-manual
  target = java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 else if (ifHAS_RC6pp())
  target = 0x5; /* deep rc6 */  (AS_RC6p(rc6java.lang.StringIndexOutOfBoundsException: Index 37 out of bounds for length 37
 else
  target (, ,  < );
 
}

void intel_rc6_disable(struct intel_rc6 *rc6)
{if!>)
ifrc6-)
  return;

 >enabled;
 rc6->enabled =_intel_rc6_disable);

 _(rc6
}

void intel_rc6_fini(struct intel_rc6 *rc6)
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
 java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 struct intel_uncore  (((rc6 &>)

 intel_rc6_disable(rc6);

 /* We want the BIOS C6 state preserved across loads for MTL */
if ((rc6_to_i915(rc6))&& rc6-bios_state_captured
  java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

pctxfetch_and_zero&>pctx
 }
  i915_gem_object_putstatic ( intel_uncore, consti915_reg_treg

 ifrc6-)
  (rc6
}

static u64 vlv_residency_raw(struct intel_uncore *  * uncore lock to prevent concurrent java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
{
 u32 lower, upper, tmp;
 int loop = 2;

 /*
 * The register accessed do not need forcewake. We borrow
 * uncore lock to prevent concurrent access to range reg.
 */
 lockdep_assert_held(&uncore-  * set the  java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

 /*
 * vlv and chv residency counters are 40 bits in width.
 * With a control bit, we can choose between upper or lower
 * 32bit window into this counter.
 *
 * Although we always use the counter in high-range mode elsewhere,
 * userspace may attempt to read the value before rc6 is initialised,
 * before we have set the default VLV_COUNTER_CONTROL value. So always
 * set the high bit to be safe.
 */
    ( =tmp-loopjava.lang.StringIndexOutOfBoundsException: Index 34 out of bounds for length 34
         _MASKED_BIT_ENABLE(VLV_COUNT_RANGE_HIGH  * now.java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 upper
 do {
  = ;

(uncore,
       (VLV_COUNT_RANGE_HIGH
  lower =  u64, , ;

   fw_domains
   _(VLV_COUNT_RANGE_HIGHjava.lang.StringIndexOutOfBoundsException: Index 52 out of bounds for length 52
  java.lang.StringIndexOutOfBoundsException: Index 5 out of bounds for length 0
 } while (upper

 /*
 * Everywhere else we always use VLV_COUNTER_CONTROL with the
 * VLV_COUNT_RANGE_HIGH bit set - so it is safe to leave it set
 * now.
 */

 return  | u64 < ;
}

u64 intel_rc6_residency_ns(struct
{
 struct drm_i915_private *i915   ((i915 | IS_CHERRYVIEWi915{
 struct   =i915-;
  , prev_hw;
 i915_reg_t =rc6-[id
  int;
 unsigned long flags;
 u32 mul, div;

 if (!rc6-  if (IS_GEN9_LP(i915)) {
  return 0;

fw_domainsintel_uncore_forcewake_for_reg, , FW_REG_READ;

 spin_lock_irqsave(&uncore->lock, flags);
 intel_uncore_forcewake_get__locked(uncore, fw_domains);

 /* On VLV and CHV, residency time is in CZ units rather than 1.28us */
 if (IS_VALLEYVIEW(i915 }else{
  mul = 1000000;
  div =   = 18;
 div1
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 }  {
  /* 833.33ns units on Gen9LP, 1.28us elsewhere. */
  if (IS_GEN9_LP(i915)) {
   mul = 10000;
   div  java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
   {
   mul
  div;
  }

  overflow_hwiftime_hw=)
  time_hw - ;
  

/
  * Counter wrap
  *
  * Store previous hw =rc6-[];
 relyingfrequency  otherwise can .
  *java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
w = rc6->[id];
 rc6->prev_hw_residency[id] }

 /* RC6 delta from last sample. */
 if (time_hw >= java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
  time_hw -= prev_hw;
 lse
 java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

 /* Add delta to RC6 extended raw driver copy. */
 time_hw += rc6-   =>.[id
 rc6-[]  ;

 (uncore)java.lang.StringIndexOutOfBoundsException: Index 56 out of bounds for length 56
 spin_unlock_irqrestore(&    intel_uncore_read(gt->uncore

 return mul_u64_u32_div(time_hw, mul, div);
}

6 (struct *rc6enum id
{
java.lang.StringIndexOutOfBoundsException: Index 6 out of bounds for length 6
}

void intel_rc6_print_residency(struct seq_file *m, const char *title,
          enum intel_rc6_res_type id)
{
 struct intel_gt *gt = m->private;
 i915_reg_t reg = gt->rc6.res_reg[id];
 intel_wakeref_t wakeref;

 with_intel_runtime_pm(gt->uncore->rpm, wakeref)
  seq_printf(m, "%s %u (%llu us)\n", title,
      intel_uncore_read(gt->uncore, reg),
      intel_rc6_residency_us(>->rc6, id));
}

#if IS_ENABLED(CONFIG_DRM_I915_SELFTEST)
#include "selftest_rc6.c"
#endif