Quelle  gcc-ipq9574.c   Sprache: C

// SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause)
/*
 * Copyright (c) 2023 The Linux Foundation. All rights reserved.
 */

#include <linux/clk-provider.h>
#include <linux/interconnect-clk.h>
#include <linux/interconnect-provider.h>
#include <linux/kernel.h>
#include <linux/module.h>
#include <linux/of.h>
#include <linux/platform_device.h>
#include <linux/regmap.h>

#include <dt-bindings/clock/qcom,ipq9574-gcc.h>
#include <dt-bindings/reset/qcom,ipq9574-gcc.h>
#include <dt-bindings/interconnect/qcom,ipq9574.h>

#include "clk-alpha-pll.h"
#include "clk-branch.h"
#include "clk-rcg.h"
#include "clk-regmap.h"
#include "clk-regmap-divider.h"
#include "clk-regmap-mux.h"
#include "clk-regmap-phy-mux.h"
#include "common.h"
#include "reset.h"

/* Need to match the order of clocks in DT binding */
enum {
 DT_XO,
 DT_SLEEP_CLK,
 DT_BIAS_PLL_UBI_NC_CLK,
 DT_PCIE30_PHY0_PIPE_CLK,
 DT_PCIE30_PHY1_PIPE_CLK,
 DT_PCIE30_PHY2_PIPE_CLK,
 DT_PCIE30_PHY3_PIPE_CLK,
 DT_USB3PHY_0_CC_PIPE_CLK,
};

enum {
 P_XO,
 P_PCIE30_PHY0_PIPE,
 P_PCIE30_PHY1_PIPE,
 P_PCIE30_PHY2_PIPE,
 P_PCIE30_PHY3_PIPE,
 P_USB3PHY_0_PIPE,
 P_GPLL0,
 P_GPLL0_DIV2,
 P_GPLL0_OUT_AUX,
 P_GPLL2,
 P_GPLL4,
 P_PI_SLEEP,
 P_BIAS_PLL_UBI_NC_CLK,
};

static const struct parent_map gcc_xo_map[] = {
 { P_XO, 0 },
};

static const struct clk_parent_data gcc_xo_data[] = {
 { .index = DT_XO },
};

static const struct clk_parent_data gcc_sleep_clk_data[] = {
 { .index = DT_SLEEP_CLK },
};

static struct clk_alpha_pll gpll0_main = {
 .offset = 0x20000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_DEFAULT_EVO],
 .clkr = {
  .enable_reg = 0x0b000,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gpll0_main",
   .parent_data = gcc_xo_data,
   .num_parents = ARRAY_SIZE(gcc_xo_data),
   .ops = &clk_alpha_pll_ops,
  },
 },
};

static struct clk_fixed_factor gpll0_out_main_div2 = {
 .mult = 1,
 .div = 2,
 .hw.init = &(const struct clk_init_data) {
  .name = "gpll0_out_main_div2",
  .parent_hws = (const struct clk_hw *[]) {
   &gpll0_main.clkr.hw
  },
  .num_parents = 1,
  .ops = &clk_fixed_factor_ops,
 },
};

static struct clk_alpha_pll_postdiv gpll0 = {
 .offset = 0x20000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_DEFAULT_EVO],
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gpll0",
  .parent_hws = (const struct clk_hw *[]) {
   &gpll0_main.clkr.hw
  },
  .num_parents = 1,
  .ops = &clk_alpha_pll_postdiv_ro_ops,
 },
};

static struct clk_alpha_pll_postdiv gpll0_out_aux = {
 .offset = 0x20000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_DEFAULT],
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gpll0_out_aux",
  .parent_hws = (const struct clk_hw *[]) {
   &gpll0_main.clkr.hw
  },
  .num_parents = 1,
  .ops = &clk_alpha_pll_postdiv_ro_ops,
 },
};

static struct clk_alpha_pll gpll4_main = {
 .offset = 0x22000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_DEFAULT_EVO],
 .clkr = {
  .enable_reg = 0x0b000,
  .enable_mask = BIT(2),
  .hw.init = &(const struct clk_init_data) {
   .name = "gpll4_main",
   .parent_data = gcc_xo_data,
   .num_parents = ARRAY_SIZE(gcc_xo_data),
   .ops = &clk_alpha_pll_ops,
  },
 },
};

static struct clk_alpha_pll_postdiv gpll4 = {
 .offset = 0x22000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_DEFAULT_EVO],
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gpll4",
  .parent_hws = (const struct clk_hw *[]) {
   &gpll4_main.clkr.hw
  },
  .num_parents = 1,
  .ops = &clk_alpha_pll_postdiv_ro_ops,
 },
};

static struct clk_alpha_pll gpll2_main = {
 .offset = 0x21000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_DEFAULT_EVO],
 .clkr = {
  .enable_reg = 0x0b000,
  .enable_mask = BIT(1),
  .hw.init = &(const struct clk_init_data) {
   .name = "gpll2_main",
   .parent_data = gcc_xo_data,
   .num_parents = ARRAY_SIZE(gcc_xo_data),
   .ops = &clk_alpha_pll_ops,
  },
 },
};

static struct clk_alpha_pll_postdiv gpll2 = {
 .offset = 0x21000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_DEFAULT_EVO],
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gpll2",
  .parent_hws = (const struct clk_hw *[]) {
   &gpll2_main.clkr.hw
  },
  .num_parents = 1,
  .ops = &clk_alpha_pll_postdiv_ro_ops,
 },
};

static struct clk_branch gcc_sleep_clk_src = {
 .halt_reg = 0x3400c,
 .clkr = {
  .enable_reg = 0x3400c,
  .enable_mask = BIT(1),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_sleep_clk_src",
   .parent_data = gcc_sleep_clk_data,
   .num_parents = ARRAY_SIZE(gcc_sleep_clk_data),
   .flags = CLK_IS_CRITICAL,
   .ops = &clk_branch2_ops,
  },
 },
};

static const struct clk_parent_data gcc_xo_gpll0_gpll0_out_main_div2[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll0_out_main_div2.hw },
};

static const struct parent_map gcc_xo_gpll0_gpll0_out_main_div2_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL0_DIV2, 4 },
};

static const struct clk_parent_data gcc_xo_gpll0[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
};

static const struct parent_map gcc_xo_gpll0_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
};

static const struct clk_parent_data gcc_xo_gpll0_gpll4[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll4.clkr.hw },
};

static const struct parent_map gcc_xo_gpll0_gpll4_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL4, 2 },
};

static const struct clk_parent_data gcc_xo_gpll0_gpll0_div2_gpll0[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll0_out_main_div2.hw },
 { .hw = &gpll0.clkr.hw },
};

static const struct parent_map gcc_xo_gpll0_gpll0_div2_gpll0_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL0_DIV2, 4 },
 { P_GPLL0, 5 },
};

static const struct clk_parent_data gcc_xo_gpll0_gpll0_sleep_clk[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll0_out_main_div2.hw },
 { .index = DT_SLEEP_CLK },
};

static const struct parent_map gcc_xo_gpll0_gpll0_sleep_clk_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL0_DIV2, 4 },
 { P_PI_SLEEP, 6 },
};

static const struct clk_parent_data gcc_xo_gpll0_core_pi_sleep_clk[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .index = DT_SLEEP_CLK },
};

static const struct parent_map gcc_xo_gpll0_core_pi_sleep_clk_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 2 },
 { P_PI_SLEEP, 6 },
};

static const struct clk_parent_data gcc_xo_gpll0_gpll4_bias_pll_ubi_nc_clk[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll4.clkr.hw },
 { .index = DT_BIAS_PLL_UBI_NC_CLK },
};

static const struct parent_map gcc_xo_gpll0_gpll4_bias_pll_ubi_nc_clk_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL4, 2 },
 { P_BIAS_PLL_UBI_NC_CLK, 3 },
};

static const struct clk_parent_data
   gcc_xo_gpll0_gpll0_aux_core_pi_sleep_clk[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll0.clkr.hw },
 { .index = DT_SLEEP_CLK },
};

static const struct parent_map
   gcc_xo_gpll0_gpll0_aux_core_pi_sleep_clk_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL0_OUT_AUX, 2 },
 { P_PI_SLEEP, 6 },
};

static const struct clk_parent_data gcc_xo_gpll0_out_main_div2_gpll0[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll0_out_main_div2.hw },
};

static const struct parent_map gcc_xo_gpll0_out_main_div2_gpll0_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL0_DIV2, 4 },
};

static const struct clk_parent_data
   gcc_xo_gpll4_gpll0_gpll0_out_main_div2[] = {
 { .index = DT_XO },
 { .hw = &gpll4.clkr.hw },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll0_out_main_div2.hw },
};

static const struct parent_map gcc_xo_gpll4_gpll0_gpll0_out_main_div2_map[] = {
 { P_XO, 0 },
 { P_GPLL4, 1 },
 { P_GPLL0, 3 },
 { P_GPLL0_DIV2, 4 },
};

static const struct clk_parent_data gcc_usb3phy_0_cc_pipe_clk_xo[] = {
 { .index = DT_USB3PHY_0_CC_PIPE_CLK },
 { .index = DT_XO },
};

static const struct parent_map gcc_usb3phy_0_cc_pipe_clk_xo_map[] = {
 { P_USB3PHY_0_PIPE, 0 },
 { P_XO, 2 },
};

static const struct clk_parent_data
   gcc_xo_gpll0_gpll2_gpll0_out_main_div2[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll2.clkr.hw },
 { .hw = &gpll0_out_main_div2.hw },
};

static const struct parent_map gcc_xo_gpll0_gpll2_gpll0_out_main_div2_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL2, 2 },
 { P_GPLL0_DIV2, 4 },
};

static const struct clk_parent_data gcc_xo_gpll0_gpll4_gpll0_div2[] = {
 { .index = DT_XO},
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll4.clkr.hw },
 { .hw = &gpll0_out_main_div2.hw },
};

static const struct parent_map gcc_xo_gpll0_gpll4_gpll0_div2_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL4, 2 },
 { P_GPLL0_DIV2, 4 },
};

static const struct clk_parent_data gcc_xo_gpll4_gpll0_gpll0_div2[] = {
 { .index = DT_XO },
 { .hw = &gpll4.clkr.hw },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll0_out_main_div2.hw },
};

static const struct parent_map gcc_xo_gpll4_gpll0_gpll0_div2_map[] = {
 { P_XO, 0 },
 { P_GPLL4, 1 },
 { P_GPLL0, 2 },
 { P_GPLL0_DIV2, 4 },
};

static const struct clk_parent_data gcc_xo_gpll0_gpll2[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll2.clkr.hw },
};

static const struct parent_map gcc_xo_gpll0_gpll2_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL2, 2 },
};

static const struct clk_parent_data gcc_xo_gpll0_gpll2_gpll4_pi_sleep[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll2.clkr.hw },
 { .hw = &gpll4.clkr.hw },
 { .index = DT_SLEEP_CLK },
};

static const struct parent_map gcc_xo_gpll0_gpll2_gpll4_pi_sleep_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL2, 2 },
 { P_GPLL4, 3 },
 { P_PI_SLEEP, 6 },
};

static const struct clk_parent_data gcc_xo_gpll0_gpll0_aux_gpll2[] = {
 { .index = DT_XO },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll0.clkr.hw },
 { .hw = &gpll2.clkr.hw },
};

static const struct parent_map gcc_xo_gpll0_gpll0_aux_gpll2_map[] = {
 { P_XO, 0 },
 { P_GPLL0, 1 },
 { P_GPLL0_OUT_AUX, 2 },
 { P_GPLL2, 3 },
};

static const struct freq_tbl ftbl_apss_ahb_clk_src[] = {
 F(24000000, P_XO, 1, 0, 0),
 F(50000000, P_GPLL0, 16, 0, 0),
 F(100000000, P_GPLL0, 8, 0, 0),
 { }
};

static struct clk_rcg2 apss_ahb_clk_src = {
 .cmd_rcgr = 0x2400c,
 .freq_tbl = ftbl_apss_ahb_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "apss_ahb_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static const struct freq_tbl ftbl_apss_axi_clk_src[] = {
 F(533000000, P_GPLL0, 1.5, 0, 0),
 { }
};

static struct clk_rcg2 apss_axi_clk_src = {
 .cmd_rcgr = 0x24004,
 .freq_tbl = ftbl_apss_axi_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_div2_gpll0_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "apss_axi_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_div2_gpll0,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_div2_gpll0),
  .ops = &clk_rcg2_ops,
 },
};

static const struct freq_tbl ftbl_blsp1_qup_i2c_apps_clk_src[] = {
 F(9600000, P_XO, 2.5, 0, 0),
 F(24000000, P_XO, 1, 0, 0),
 F(50000000, P_GPLL0, 16, 0, 0),
 { }
};

static struct clk_rcg2 blsp1_qup1_i2c_apps_clk_src = {
 .cmd_rcgr = 0x02018,
 .freq_tbl = ftbl_blsp1_qup_i2c_apps_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup1_i2c_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static const struct freq_tbl ftbl_blsp1_qup_spi_apps_clk_src[] = {
 F(960000, P_XO, 10, 2, 5),
 F(4800000, P_XO, 5, 0, 0),
 F(9600000, P_XO, 2, 4, 5),
 F(16000000, P_GPLL0, 10, 1, 5),
 F(24000000, P_XO, 1, 0, 0),
 F(25000000, P_GPLL0, 16, 1, 2),
 F(50000000, P_GPLL0, 16, 0, 0),
 { }
};

static struct clk_rcg2 blsp1_qup1_spi_apps_clk_src = {
 .cmd_rcgr = 0x02004,
 .freq_tbl = ftbl_blsp1_qup_spi_apps_clk_src,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup1_spi_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_qup2_i2c_apps_clk_src = {
 .cmd_rcgr = 0x03018,
 .freq_tbl = ftbl_blsp1_qup_i2c_apps_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup2_i2c_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_qup2_spi_apps_clk_src = {
 .cmd_rcgr = 0x03004,
 .freq_tbl = ftbl_blsp1_qup_spi_apps_clk_src,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup2_spi_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_qup3_i2c_apps_clk_src = {
 .cmd_rcgr = 0x04018,
 .freq_tbl = ftbl_blsp1_qup_i2c_apps_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup3_i2c_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_qup3_spi_apps_clk_src = {
 .cmd_rcgr = 0x04004,
 .freq_tbl = ftbl_blsp1_qup_spi_apps_clk_src,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup3_spi_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_qup4_i2c_apps_clk_src = {
 .cmd_rcgr = 0x05018,
 .freq_tbl = ftbl_blsp1_qup_i2c_apps_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup4_i2c_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_qup4_spi_apps_clk_src = {
 .cmd_rcgr = 0x05004,
 .freq_tbl = ftbl_blsp1_qup_spi_apps_clk_src,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup4_spi_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_qup5_i2c_apps_clk_src = {
 .cmd_rcgr = 0x06018,
 .freq_tbl = ftbl_blsp1_qup_i2c_apps_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup5_i2c_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_qup5_spi_apps_clk_src = {
 .cmd_rcgr = 0x06004,
 .freq_tbl = ftbl_blsp1_qup_spi_apps_clk_src,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup5_spi_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_qup6_i2c_apps_clk_src = {
 .cmd_rcgr = 0x07018,
 .freq_tbl = ftbl_blsp1_qup_i2c_apps_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup6_i2c_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_qup6_spi_apps_clk_src = {
 .cmd_rcgr = 0x07004,
 .freq_tbl = ftbl_blsp1_qup_spi_apps_clk_src,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_qup6_spi_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static const struct freq_tbl ftbl_blsp1_uart_apps_clk_src[] = {
 F(3686400, P_GPLL0_DIV2, 1, 144, 15625),
 F(7372800, P_GPLL0_DIV2, 1, 288, 15625),
 F(14745600, P_GPLL0_DIV2, 1, 576, 15625),
 F(24000000, P_XO, 1, 0, 0),
 F(25000000, P_GPLL0, 16, 1, 2),
 F(32000000, P_GPLL0, 1, 1, 25),
 F(40000000, P_GPLL0, 1, 1, 20),
 F(46400000, P_GPLL0, 1, 29, 500),
 F(48000000, P_GPLL0, 1, 3, 50),
 F(51200000, P_GPLL0, 1, 8, 125),
 F(56000000, P_GPLL0, 1, 7, 100),
 F(58982400, P_GPLL0, 1, 1152, 15625),
 F(60000000, P_GPLL0, 1, 3, 40),
 F(64000000, P_GPLL0, 12.5, 0, 0),
 { }
};

static struct clk_rcg2 blsp1_uart1_apps_clk_src = {
 .cmd_rcgr = 0x0202c,
 .freq_tbl = ftbl_blsp1_uart_apps_clk_src,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_uart1_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_uart2_apps_clk_src = {
 .cmd_rcgr = 0x0302c,
 .freq_tbl = ftbl_blsp1_uart_apps_clk_src,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_uart2_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_uart3_apps_clk_src = {
 .cmd_rcgr = 0x0402c,
 .freq_tbl = ftbl_blsp1_uart_apps_clk_src,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_uart3_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_uart4_apps_clk_src = {
 .cmd_rcgr = 0x0502c,
 .freq_tbl = ftbl_blsp1_uart_apps_clk_src,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_uart4_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_uart5_apps_clk_src = {
 .cmd_rcgr = 0x0602c,
 .freq_tbl = ftbl_blsp1_uart_apps_clk_src,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_uart5_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_rcg2 blsp1_uart6_apps_clk_src = {
 .cmd_rcgr = 0x0702c,
 .freq_tbl = ftbl_blsp1_uart_apps_clk_src,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "blsp1_uart6_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static const struct freq_tbl ftbl_gcc_crypto_clk_src[] = {
 F(160000000, P_GPLL0, 5, 0, 0),
 { }
};

static struct clk_rcg2 gcc_crypto_clk_src = {
 .cmd_rcgr = 0x16004,
 .freq_tbl = ftbl_gcc_crypto_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_crypto_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_crypto_clk = {
 .halt_reg = 0x1600c,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x0b004,
  .enable_mask = BIT(14),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_crypto_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &gcc_crypto_clk_src.clkr.hw },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_apss_ahb_clk = {
 .halt_reg = 0x24018,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x0b004,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_apss_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &apss_ahb_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT | CLK_IS_CRITICAL,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_apss_axi_clk = {
 .halt_reg = 0x2401c,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x0b004,
  .enable_mask = BIT(1),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_apss_axi_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &apss_axi_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT | CLK_IS_CRITICAL,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup1_i2c_apps_clk = {
 .halt_reg = 0x2024,
 .clkr = {
  .enable_reg = 0x2024,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup1_i2c_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup1_i2c_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup1_spi_apps_clk = {
 .halt_reg = 0x02020,
 .clkr = {
  .enable_reg = 0x02020,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup1_spi_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup1_spi_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup2_i2c_apps_clk = {
 .halt_reg = 0x03024,
 .clkr = {
  .enable_reg = 0x03024,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup2_i2c_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup2_i2c_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup2_spi_apps_clk = {
 .halt_reg = 0x03020,
 .clkr = {
  .enable_reg = 0x03020,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup2_spi_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup2_spi_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup3_i2c_apps_clk = {
 .halt_reg = 0x04024,
 .clkr = {
  .enable_reg = 0x04024,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup3_i2c_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup3_i2c_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup3_spi_apps_clk = {
 .halt_reg = 0x04020,
 .clkr = {
  .enable_reg = 0x04020,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup3_spi_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup3_spi_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup4_i2c_apps_clk = {
 .halt_reg = 0x05024,
 .clkr = {
  .enable_reg = 0x05024,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup4_i2c_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup4_i2c_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup4_spi_apps_clk = {
 .halt_reg = 0x05020,
 .clkr = {
  .enable_reg = 0x05020,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup4_spi_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup4_spi_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup5_i2c_apps_clk = {
 .halt_reg = 0x06024,
 .clkr = {
  .enable_reg = 0x06024,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup5_i2c_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup5_i2c_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup5_spi_apps_clk = {
 .halt_reg = 0x06020,
 .clkr = {
  .enable_reg = 0x06020,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup5_spi_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup5_spi_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup6_i2c_apps_clk = {
 .halt_reg = 0x07024,
 .clkr = {
  .enable_reg = 0x07024,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup6_i2c_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup6_i2c_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT | CLK_IS_CRITICAL,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_qup6_spi_apps_clk = {
 .halt_reg = 0x07020,
 .clkr = {
  .enable_reg = 0x07020,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_qup6_spi_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_qup6_spi_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_uart1_apps_clk = {
 .halt_reg = 0x02040,
 .clkr = {
  .enable_reg = 0x02040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_uart1_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_uart1_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_uart2_apps_clk = {
 .halt_reg = 0x03040,
 .clkr = {
  .enable_reg = 0x03040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_uart2_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_uart2_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_uart3_apps_clk = {
 .halt_reg = 0x04054,
 .clkr = {
  .enable_reg = 0x04054,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_uart3_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_uart3_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_uart4_apps_clk = {
 .halt_reg = 0x05040,
 .clkr = {
  .enable_reg = 0x05040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_uart4_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_uart4_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_uart5_apps_clk = {
 .halt_reg = 0x06040,
 .clkr = {
  .enable_reg = 0x06040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_uart5_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_uart5_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_uart6_apps_clk = {
 .halt_reg = 0x07040,
 .clkr = {
  .enable_reg = 0x07040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_uart6_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &blsp1_uart6_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static const struct freq_tbl ftbl_pcie0_axi_m_clk_src[] = {
 F(240000000, P_GPLL4, 5, 0, 0),
 { }
};

static struct clk_rcg2 pcie0_axi_m_clk_src = {
 .cmd_rcgr = 0x28018,
 .freq_tbl = ftbl_pcie0_axi_m_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll4_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie0_axi_m_clk_src",
  .parent_data = gcc_xo_gpll0_gpll4,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll4),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie0_axi_m_clk = {
 .halt_reg = 0x28038,
 .clkr = {
  .enable_reg = 0x28038,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie0_axi_m_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie0_axi_m_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_anoc_pcie0_1lane_m_clk = {
 .halt_reg = 0x2e07c,
 .clkr = {
  .enable_reg = 0x2e07c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_anoc_pcie0_1lane_m_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie0_axi_m_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_rcg2 pcie1_axi_m_clk_src = {
 .cmd_rcgr = 0x29018,
 .freq_tbl = ftbl_pcie0_axi_m_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll4_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie1_axi_m_clk_src",
  .parent_data = gcc_xo_gpll0_gpll4,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll4),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie1_axi_m_clk = {
 .halt_reg = 0x29038,
 .clkr = {
  .enable_reg = 0x29038,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie1_axi_m_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie1_axi_m_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_anoc_pcie1_1lane_m_clk = {
 .halt_reg = 0x2e08c,
 .clkr = {
  .enable_reg = 0x2e08c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_anoc_pcie1_1lane_m_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie1_axi_m_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static const struct freq_tbl ftbl_pcie2_axi_m_clk_src[] = {
 F(342857143, P_GPLL4, 3.5, 0, 0),
 { }
};

static struct clk_rcg2 pcie2_axi_m_clk_src = {
 .cmd_rcgr = 0x2a018,
 .freq_tbl = ftbl_pcie2_axi_m_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll4_bias_pll_ubi_nc_clk_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie2_axi_m_clk_src",
  .parent_data = gcc_xo_gpll0_gpll4_bias_pll_ubi_nc_clk,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll4_bias_pll_ubi_nc_clk),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie2_axi_m_clk = {
 .halt_reg = 0x2a038,
 .clkr = {
  .enable_reg = 0x2a038,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie2_axi_m_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie2_axi_m_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_anoc_pcie2_2lane_m_clk = {
 .halt_reg = 0x2e080,
 .clkr = {
  .enable_reg = 0x2e080,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_anoc_pcie2_2lane_m_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie2_axi_m_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_rcg2 pcie3_axi_m_clk_src = {
 .cmd_rcgr = 0x2b018,
 .freq_tbl = ftbl_pcie2_axi_m_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll4_bias_pll_ubi_nc_clk_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie3_axi_m_clk_src",
  .parent_data = gcc_xo_gpll0_gpll4_bias_pll_ubi_nc_clk,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll4_bias_pll_ubi_nc_clk),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie3_axi_m_clk = {
 .halt_reg = 0x2b038,
 .clkr = {
  .enable_reg = 0x2b038,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie3_axi_m_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie3_axi_m_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_anoc_pcie3_2lane_m_clk = {
 .halt_reg = 0x2e090,
 .clkr = {
  .enable_reg = 0x2e090,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_anoc_pcie3_2lane_m_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie3_axi_m_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_rcg2 pcie0_axi_s_clk_src = {
 .cmd_rcgr = 0x28020,
 .freq_tbl = ftbl_pcie0_axi_m_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll4_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie0_axi_s_clk_src",
  .parent_data = gcc_xo_gpll0_gpll4,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll4),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie0_axi_s_clk = {
 .halt_reg = 0x2803c,
 .clkr = {
  .enable_reg = 0x2803c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie0_axi_s_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie0_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie0_axi_s_bridge_clk = {
 .halt_reg = 0x28040,
 .clkr = {
  .enable_reg = 0x28040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie0_axi_s_bridge_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie0_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_snoc_pcie0_1lane_s_clk = {
 .halt_reg = 0x2e048,
 .clkr = {
  .enable_reg = 0x2e048,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_snoc_pcie0_1lane_s_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie0_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_rcg2 pcie1_axi_s_clk_src = {
 .cmd_rcgr = 0x29020,
 .freq_tbl = ftbl_pcie0_axi_m_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll4_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie1_axi_s_clk_src",
  .parent_data = gcc_xo_gpll0_gpll4,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll4),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie1_axi_s_clk = {
 .halt_reg = 0x2903c,
 .clkr = {
  .enable_reg = 0x2903c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie1_axi_s_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie1_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie1_axi_s_bridge_clk = {
 .halt_reg = 0x29040,
 .clkr = {
  .enable_reg = 0x29040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie1_axi_s_bridge_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie1_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_snoc_pcie1_1lane_s_clk = {
 .halt_reg = 0x2e04c,
 .clkr = {
  .enable_reg = 0x2e04c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_snoc_pcie1_1lane_s_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie1_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_rcg2 pcie2_axi_s_clk_src = {
 .cmd_rcgr = 0x2a020,
 .freq_tbl = ftbl_pcie0_axi_m_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll4_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie2_axi_s_clk_src",
  .parent_data = gcc_xo_gpll0_gpll4,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll4),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie2_axi_s_clk = {
 .halt_reg = 0x2a03c,
 .clkr = {
  .enable_reg = 0x2a03c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie2_axi_s_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie2_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie2_axi_s_bridge_clk = {
 .halt_reg = 0x2a040,
 .clkr = {
  .enable_reg = 0x2a040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie2_axi_s_bridge_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie2_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_snoc_pcie2_2lane_s_clk = {
 .halt_reg = 0x2e050,
 .clkr = {
  .enable_reg = 0x2e050,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_snoc_pcie2_2lane_s_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie2_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_rcg2 pcie3_axi_s_clk_src = {
 .cmd_rcgr = 0x2b020,
 .freq_tbl = ftbl_pcie0_axi_m_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll4_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie3_axi_s_clk_src",
  .parent_data = gcc_xo_gpll0_gpll4,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll4),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie3_axi_s_clk = {
 .halt_reg = 0x2b03c,
 .clkr = {
  .enable_reg = 0x2b03c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie3_axi_s_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie3_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie3_axi_s_bridge_clk = {
 .halt_reg = 0x2b040,
 .clkr = {
  .enable_reg = 0x2b040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie3_axi_s_bridge_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie3_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_snoc_pcie3_2lane_s_clk = {
 .halt_reg = 0x2e054,
 .clkr = {
  .enable_reg = 0x2e054,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_snoc_pcie3_2lane_s_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie3_axi_s_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_regmap_phy_mux pcie0_pipe_clk_src = {
 .reg = 0x28064,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "pcie0_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data) {
    .index = DT_PCIE30_PHY0_PIPE_CLK,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_branch gcc_pcie0_pipe_clk = {
 .halt_reg = 0x28044,
 .halt_check = BRANCH_HALT_DELAY,
 .clkr = {
  .enable_reg = 0x28044,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie0_pipe_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie0_pipe_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_regmap_phy_mux pcie1_pipe_clk_src = {
 .reg = 0x29064,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "pcie1_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data) {
    .index = DT_PCIE30_PHY1_PIPE_CLK,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_branch gcc_pcie1_pipe_clk = {
 .halt_reg = 0x29044,
 .halt_check = BRANCH_HALT_DELAY,
 .clkr = {
  .enable_reg = 0x29044,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie1_pipe_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie1_pipe_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_regmap_phy_mux pcie2_pipe_clk_src = {
 .reg = 0x2a064,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "pcie2_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data) {
    .index = DT_PCIE30_PHY2_PIPE_CLK,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_branch gcc_pcie2_pipe_clk = {
 .halt_reg = 0x2a044,
 .halt_check = BRANCH_HALT_DELAY,
 .clkr = {
  .enable_reg = 0x2a044,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie2_pipe_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie2_pipe_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_regmap_phy_mux pcie3_pipe_clk_src = {
 .reg = 0x2b064,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "pcie3_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data) {
    .index = DT_PCIE30_PHY3_PIPE_CLK,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_branch gcc_pcie3_pipe_clk = {
 .halt_reg = 0x2b044,
 .halt_check = BRANCH_HALT_DELAY,
 .clkr = {
  .enable_reg = 0x2b044,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie3_pipe_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie3_pipe_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static const struct freq_tbl ftbl_pcie_rchng_clk_src[] = {
 F(24000000, P_XO, 1, 0, 0),
 F(100000000, P_GPLL0, 8, 0, 0),
 { }
};

static struct clk_rcg2 pcie0_rchng_clk_src = {
 .cmd_rcgr = 0x28028,
 .freq_tbl = ftbl_pcie_rchng_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie0_rchng_clk_src",
  .parent_data = gcc_xo_gpll0,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie0_rchng_clk = {
 .halt_reg = 0x28028,
 .clkr = {
  .enable_reg = 0x28028,
  .enable_mask = BIT(1),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie0_rchng_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie0_rchng_clk_src.clkr.hw

   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_rcg2 pcie1_rchng_clk_src = {
 .cmd_rcgr = 0x29028,
 .freq_tbl = ftbl_pcie_rchng_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie1_rchng_clk_src",
  .parent_data = gcc_xo_gpll0,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie1_rchng_clk = {
 .halt_reg = 0x29028,
 .clkr = {
  .enable_reg = 0x29028,
  .enable_mask = BIT(1),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie1_rchng_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie1_rchng_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_rcg2 pcie2_rchng_clk_src = {
 .cmd_rcgr = 0x2a028,
 .freq_tbl = ftbl_pcie_rchng_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie2_rchng_clk_src",
  .parent_data = gcc_xo_gpll0,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie2_rchng_clk = {
 .halt_reg = 0x2a028,
 .clkr = {
  .enable_reg = 0x2a028,
  .enable_mask = BIT(1),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie2_rchng_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie2_rchng_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_rcg2 pcie3_rchng_clk_src = {
 .cmd_rcgr = 0x2b028,
 .freq_tbl = ftbl_pcie_rchng_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie3_rchng_clk_src",
  .parent_data = gcc_xo_gpll0,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie3_rchng_clk = {
 .halt_reg = 0x2b028,
 .clkr = {
  .enable_reg = 0x2b028,
  .enable_mask = BIT(1),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie3_rchng_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie3_rchng_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static const struct freq_tbl ftbl_pcie_aux_clk_src[] = {
 F(20000000, P_GPLL0, 10, 1, 4),
 { }
};

static struct clk_rcg2 pcie_aux_clk_src = {
 .cmd_rcgr = 0x28004,
 .freq_tbl = ftbl_pcie_aux_clk_src,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_aux_core_pi_sleep_clk_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcie_aux_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_aux_core_pi_sleep_clk,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_aux_core_pi_sleep_clk),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_pcie0_aux_clk = {
 .halt_reg = 0x28034,
 .clkr = {
  .enable_reg = 0x28034,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie0_aux_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie_aux_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie1_aux_clk = {
 .halt_reg = 0x29034,
 .clkr = {
  .enable_reg = 0x29034,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie1_aux_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie_aux_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie2_aux_clk = {
 .halt_reg = 0x2a034,
 .clkr = {
  .enable_reg = 0x2a034,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie2_aux_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie_aux_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie3_aux_clk = {
 .halt_reg = 0x2b034,
 .clkr = {
  .enable_reg = 0x2b034,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie3_aux_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcie_aux_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static const struct freq_tbl ftbl_usb_aux_clk_src[] = {
 F(24000000, P_XO, 1, 0, 0),
 { }
};

static struct clk_rcg2 usb0_aux_clk_src = {
 .cmd_rcgr = 0x2c018,
 .freq_tbl = ftbl_usb_aux_clk_src,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_core_pi_sleep_clk_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "usb0_aux_clk_src",
  .parent_data = gcc_xo_gpll0_core_pi_sleep_clk,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_core_pi_sleep_clk),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_usb0_aux_clk = {
 .halt_reg = 0x2c048,
 .clkr = {
  .enable_reg = 0x2c048,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb0_aux_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &usb0_aux_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static const struct freq_tbl ftbl_usb0_master_clk_src[] = {
 F(100000000, P_GPLL0, 8, 0, 0),
 F(200000000, P_GPLL0, 4, 0, 0),
 { }
};

static struct clk_rcg2 usb0_master_clk_src = {
 .cmd_rcgr = 0x2c004,
 .freq_tbl = ftbl_usb0_master_clk_src,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_out_main_div2_gpll0_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "usb0_master_clk_src",
  .parent_data = gcc_xo_gpll0_out_main_div2_gpll0,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_out_main_div2_gpll0),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_usb0_master_clk = {
 .halt_reg = 0x2c044,
 .clkr = {
  .enable_reg = 0x2c044,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb0_master_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &usb0_master_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_snoc_usb_clk = {
 .halt_reg = 0x2e058,
 .clkr = {
  .enable_reg = 0x2e058,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_snoc_usb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &usb0_master_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_anoc_usb_axi_clk = {
 .halt_reg = 0x2e084,
 .clkr = {
  .enable_reg = 0x2e084,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_anoc_usb_axi_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &usb0_master_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static const struct freq_tbl ftbl_usb0_mock_utmi_clk_src[] = {
 F(24000000, P_XO, 1, 0, 0),
 F(60000000, P_GPLL4, 10, 1, 2),
 { }
};

static struct clk_rcg2 usb0_mock_utmi_clk_src = {
 .cmd_rcgr = 0x2c02c,
 .freq_tbl = ftbl_usb0_mock_utmi_clk_src,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll4_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "usb0_mock_utmi_clk_src",
  .parent_data = gcc_xo_gpll4_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll4_gpll0_gpll0_out_main_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_regmap_div usb0_mock_utmi_div_clk_src = {
 .reg = 0x2c040,
 .shift = 0,
 .width = 2,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "usb0_mock_utmi_div_clk_src",
  .parent_data = &(const struct clk_parent_data) {
   .hw = &usb0_mock_utmi_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_branch gcc_usb0_mock_utmi_clk = {
 .halt_reg = 0x2c04c,
 .clkr = {
  .enable_reg = 0x2c04c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb0_mock_utmi_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &usb0_mock_utmi_div_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_regmap_mux usb0_pipe_clk_src = {
 .reg = 0x2C074,
 .shift = 8,
 .width = 2,
 .parent_map = gcc_usb3phy_0_cc_pipe_clk_xo_map,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "usb0_pipe_clk_src",
   .parent_data = gcc_usb3phy_0_cc_pipe_clk_xo,
   .num_parents = ARRAY_SIZE(gcc_usb3phy_0_cc_pipe_clk_xo),
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_branch gcc_usb0_pipe_clk = {
 .halt_reg = 0x2c054,
 .halt_check = BRANCH_HALT_DELAY,
 .clkr = {
  .enable_reg = 0x2c054,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_usb0_pipe_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &usb0_pipe_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_usb0_sleep_clk = {
 .halt_reg = 0x2c058,
 .clkr = {
  .enable_reg = 0x2c058,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_usb0_sleep_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &gcc_sleep_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static const struct freq_tbl ftbl_sdcc_apps_clk_src[] = {
 F(144000, P_XO, 16, 12, 125),
 F(400000, P_XO, 12, 1, 5),
 F(24000000, P_GPLL2, 12, 1, 4),
 F(48000000, P_GPLL2, 12, 1, 2),
 F(96000000, P_GPLL2, 12, 0, 0),
 F(177777778, P_GPLL0, 4.5, 0, 0),
 F(192000000, P_GPLL2, 6, 0, 0),
 F(384000000, P_GPLL2, 3, 0, 0),
 F(400000000, P_GPLL0, 2, 0, 0),
 { }
};

static struct clk_rcg2 sdcc1_apps_clk_src = {
 .cmd_rcgr = 0x33004,
 .freq_tbl = ftbl_sdcc_apps_clk_src,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll2_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "sdcc1_apps_clk_src",
  .parent_data = gcc_xo_gpll0_gpll2_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll2_gpll0_out_main_div2),
  .ops = &clk_rcg2_floor_ops,
 },
};

static struct clk_branch gcc_sdcc1_apps_clk = {
 .halt_reg = 0x3302c,
 .clkr = {
  .enable_reg = 0x3302c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_sdcc1_apps_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &sdcc1_apps_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static const struct freq_tbl ftbl_sdcc_ice_core_clk_src[] = {
 F(150000000, P_GPLL4, 8, 0, 0),
 F(300000000, P_GPLL4, 4, 0, 0),
 { }
};

static struct clk_rcg2 sdcc1_ice_core_clk_src = {
 .cmd_rcgr = 0x33018,
 .freq_tbl = ftbl_sdcc_ice_core_clk_src,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll4_gpll0_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "sdcc1_ice_core_clk_src",
  .parent_data = gcc_xo_gpll0_gpll4_gpll0_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll4_gpll0_div2),
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_sdcc1_ice_core_clk = {
 .halt_reg = 0x33030,
 .clkr = {
  .enable_reg = 0x33030,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_sdcc1_ice_core_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &sdcc1_ice_core_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static const struct freq_tbl ftbl_pcnoc_bfdcd_clk_src[] = {
 F(24000000, P_XO, 1, 0, 0),
 F(50000000, P_GPLL0, 16, 0, 0),
 F(80000000, P_GPLL0, 10, 0, 0),
 F(100000000, P_GPLL0, 8, 0, 0),
 { }
};

static struct clk_rcg2 pcnoc_bfdcd_clk_src = {
 .cmd_rcgr = 0x31004,
 .freq_tbl = ftbl_pcnoc_bfdcd_clk_src,
 .hid_width = 5,
 .parent_map = gcc_xo_gpll0_gpll0_out_main_div2_map,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "pcnoc_bfdcd_clk_src",
  .parent_data = gcc_xo_gpll0_gpll0_out_main_div2,
  .num_parents = ARRAY_SIZE(gcc_xo_gpll0_gpll0_out_main_div2),
  .flags = CLK_IS_CRITICAL,
  .ops = &clk_rcg2_ops,
 },
};

static struct clk_branch gcc_crypto_axi_clk = {
 .halt_reg = 0x16010,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0xb004,
  .enable_mask = BIT(15),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_crypto_axi_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_crypto_ahb_clk = {
 .halt_reg = 0x16014,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0xb004,
  .enable_mask = BIT(16),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_crypto_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_nsscfg_clk = {
 .halt_reg = 0x1702c,
 .clkr = {
  .enable_reg = 0x1702c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_nsscfg_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_nssnoc_nsscc_clk = {
 .halt_reg = 0x17030,
 .clkr = {
  .enable_reg = 0x17030,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_nssnoc_nsscc_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_nsscc_clk = {
 .halt_reg = 0x17034,
 .clkr = {
  .enable_reg = 0x17034,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_nsscc_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_nssnoc_pcnoc_1_clk = {
 .halt_reg = 0x17080,
 .clkr = {
  .enable_reg = 0x17080,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_nssnoc_pcnoc_1_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_qdss_dap_ahb_clk = {
 .halt_reg = 0x2d064,
 .clkr = {
  .enable_reg = 0x2d064,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_qdss_dap_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_qdss_cfg_ahb_clk = {
 .halt_reg = 0x2d068,
 .clkr = {
  .enable_reg = 0x2d068,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_qdss_cfg_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_qpic_ahb_clk = {
 .halt_reg = 0x32010,
 .clkr = {
  .enable_reg = 0x32010,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_qpic_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_qpic_clk = {
 .halt_reg = 0x32014,
 .clkr = {
  .enable_reg = 0x32014,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_qpic_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_blsp1_ahb_clk = {
 .halt_reg = 0x01004,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x0b004,
  .enable_mask = BIT(4),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_blsp1_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_mdio_ahb_clk = {
 .halt_reg = 0x17040,
 .clkr = {
  .enable_reg = 0x17040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_mdio_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_prng_ahb_clk = {
 .halt_reg = 0x13024,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x0b004,
  .enable_mask = BIT(10),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_prng_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_uniphy0_ahb_clk = {
 .halt_reg = 0x1704c,
 .clkr = {
  .enable_reg = 0x1704c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_uniphy0_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_uniphy1_ahb_clk = {
 .halt_reg = 0x1705c,
 .clkr = {
  .enable_reg = 0x1705c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_uniphy1_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_uniphy2_ahb_clk = {
 .halt_reg = 0x1706c,
 .clkr = {
  .enable_reg = 0x1706c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_uniphy2_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cmn_12gpll_ahb_clk = {
 .halt_reg = 0x3a004,
 .clkr = {
  .enable_reg = 0x3a004,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_cmn_12gpll_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cmn_12gpll_apu_clk = {
 .halt_reg = 0x3a00c,
 .clkr = {
  .enable_reg = 0x3a00c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_cmn_12gpll_apu_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie0_ahb_clk = {
 .halt_reg = 0x28030,
 .clkr = {
  .enable_reg = 0x28030,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie0_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie1_ahb_clk = {
 .halt_reg = 0x29030,
 .clkr = {
  .enable_reg = 0x29030,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie1_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie2_ahb_clk = {
 .halt_reg = 0x2a030,
 .clkr = {
  .enable_reg = 0x2a030,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie2_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie3_ahb_clk = {
 .halt_reg = 0x2b030,
 .clkr = {
  .enable_reg = 0x2b030,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie3_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_usb0_phy_cfg_ahb_clk = {
 .halt_reg = 0x2c05c,
 .clkr = {
  .enable_reg = 0x2c05c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb0_phy_cfg_ahb_clk",
   .parent_hws = (const struct clk_hw *[]) {
    &pcnoc_bfdcd_clk_src.clkr.hw
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_sdcc1_ahb_clk = {
 .halt_reg = 0x33034,
 .clkr = {
  .enable_reg = 0x33034,
--> --------------------

--> maximum size reached

--> --------------------