Quelle  navi10_ppt.c   Sprache: C

/*
 * Copyright 2019 Advanced Micro Devices, Inc.
 *
 * Permission is hereby granted, free of charge, to any person obtaining a
 * copy of this software and associated documentation files (the "Software"),
 * to deal in the Software without restriction, including without limitation
 * the rights to use, copy, modify, merge, publish, distribute, sublicense,
 * and/or sell copies of the Software, and to permit persons to whom the
 * Software is furnished to do so, subject to the following conditions:
 *
 * The above copyright notice and this permission notice shall be included in
 * all copies or substantial portions of the Software.
 *
 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
 * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
 * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
 * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
 * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
 * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
 * OTHER DEALINGS IN THE SOFTWARE.
 *
 */

#define SWSMU_CODE_LAYER_L2

#include <linux/firmware.h>
#include <linux/pci.h>
#include <linux/i2c.h>
#include "amdgpu.h"
#include "amdgpu_dpm.h"
#include "amdgpu_smu.h"
#include "atomfirmware.h"
#include "amdgpu_atomfirmware.h"
#include "amdgpu_atombios.h"
#include "soc15_common.h"
#include "smu_v11_0.h"
#include "smu11_driver_if_navi10.h"
#include "atom.h"
#include "navi10_ppt.h"
#include "smu_v11_0_pptable.h"
#include "smu_v11_0_ppsmc.h"
#include "nbio/nbio_2_3_offset.h"
#include "nbio/nbio_2_3_sh_mask.h"
#include "thm/thm_11_0_2_offset.h"
#include "thm/thm_11_0_2_sh_mask.h"

#include "asic_reg/mp/mp_11_0_sh_mask.h"
#include "smu_cmn.h"
#include "smu_11_0_cdr_table.h"

/*
 * DO NOT use these for err/warn/info/debug messages.
 * Use dev_err, dev_warn, dev_info and dev_dbg instead.
 * They are more MGPU friendly.
 */
#undef pr_err
#undef pr_warn
#undef pr_info
#undef pr_debug

#define FEATURE_MASK(feature) (1ULL << feature)
#define SMC_DPM_FEATURE ( \
 FEATURE_MASK(FEATURE_DPM_PREFETCHER_BIT) | \
 FEATURE_MASK(FEATURE_DPM_GFXCLK_BIT)  | \
 FEATURE_MASK(FEATURE_DPM_GFX_PACE_BIT)  | \
 FEATURE_MASK(FEATURE_DPM_UCLK_BIT)  | \
 FEATURE_MASK(FEATURE_DPM_SOCCLK_BIT)  | \
 FEATURE_MASK(FEATURE_DPM_MP0CLK_BIT)  | \
 FEATURE_MASK(FEATURE_DPM_LINK_BIT)  | \
 FEATURE_MASK(FEATURE_DPM_DCEFCLK_BIT))

#define SMU_11_0_GFX_BUSY_THRESHOLD 15

static struct cmn2asic_msg_mapping navi10_message_map[SMU_MSG_MAX_COUNT] = {
 MSG_MAP(TestMessage,   PPSMC_MSG_TestMessage,   1),
 MSG_MAP(GetSmuVersion,   PPSMC_MSG_GetSmuVersion,  1),
 MSG_MAP(GetDriverIfVersion,  PPSMC_MSG_GetDriverIfVersion,  1),
 MSG_MAP(SetAllowedFeaturesMaskLow, PPSMC_MSG_SetAllowedFeaturesMaskLow, 0),
 MSG_MAP(SetAllowedFeaturesMaskHigh, PPSMC_MSG_SetAllowedFeaturesMaskHigh, 0),
 MSG_MAP(EnableAllSmuFeatures,  PPSMC_MSG_EnableAllSmuFeatures,  0),
 MSG_MAP(DisableAllSmuFeatures,  PPSMC_MSG_DisableAllSmuFeatures, 0),
 MSG_MAP(EnableSmuFeaturesLow,  PPSMC_MSG_EnableSmuFeaturesLow,  0),
 MSG_MAP(EnableSmuFeaturesHigh,  PPSMC_MSG_EnableSmuFeaturesHigh, 0),
 MSG_MAP(DisableSmuFeaturesLow,  PPSMC_MSG_DisableSmuFeaturesLow, 0),
 MSG_MAP(DisableSmuFeaturesHigh,  PPSMC_MSG_DisableSmuFeaturesHigh, 0),
 MSG_MAP(GetEnabledSmuFeaturesLow, PPSMC_MSG_GetEnabledSmuFeaturesLow, 1),
 MSG_MAP(GetEnabledSmuFeaturesHigh, PPSMC_MSG_GetEnabledSmuFeaturesHigh, 1),
 MSG_MAP(SetWorkloadMask,  PPSMC_MSG_SetWorkloadMask,  0),
 MSG_MAP(SetPptLimit,   PPSMC_MSG_SetPptLimit,   0),
 MSG_MAP(SetDriverDramAddrHigh,  PPSMC_MSG_SetDriverDramAddrHigh, 1),
 MSG_MAP(SetDriverDramAddrLow,  PPSMC_MSG_SetDriverDramAddrLow,  1),
 MSG_MAP(SetToolsDramAddrHigh,  PPSMC_MSG_SetToolsDramAddrHigh,  0),
 MSG_MAP(SetToolsDramAddrLow,  PPSMC_MSG_SetToolsDramAddrLow,  0),
 MSG_MAP(TransferTableSmu2Dram,  PPSMC_MSG_TransferTableSmu2Dram, 1),
 MSG_MAP(TransferTableDram2Smu,  PPSMC_MSG_TransferTableDram2Smu, 0),
 MSG_MAP(UseDefaultPPTable,  PPSMC_MSG_UseDefaultPPTable,  0),
 MSG_MAP(UseBackupPPTable,  PPSMC_MSG_UseBackupPPTable,  0),
 MSG_MAP(RunBtc,    PPSMC_MSG_RunBtc,   0),
 MSG_MAP(EnterBaco,   PPSMC_MSG_EnterBaco,   0),
 MSG_MAP(SetSoftMinByFreq,  PPSMC_MSG_SetSoftMinByFreq,  1),
 MSG_MAP(SetSoftMaxByFreq,  PPSMC_MSG_SetSoftMaxByFreq,  1),
 MSG_MAP(SetHardMinByFreq,  PPSMC_MSG_SetHardMinByFreq,  0),
 MSG_MAP(SetHardMaxByFreq,  PPSMC_MSG_SetHardMaxByFreq,  0),
 MSG_MAP(GetMinDpmFreq,   PPSMC_MSG_GetMinDpmFreq,  1),
 MSG_MAP(GetMaxDpmFreq,   PPSMC_MSG_GetMaxDpmFreq,  1),
 MSG_MAP(GetDpmFreqByIndex,  PPSMC_MSG_GetDpmFreqByIndex,  1),
 MSG_MAP(SetMemoryChannelConfig,  PPSMC_MSG_SetMemoryChannelConfig, 0),
 MSG_MAP(SetGeminiMode,   PPSMC_MSG_SetGeminiMode,  0),
 MSG_MAP(SetGeminiApertureHigh,  PPSMC_MSG_SetGeminiApertureHigh, 0),
 MSG_MAP(SetGeminiApertureLow,  PPSMC_MSG_SetGeminiApertureLow,  0),
 MSG_MAP(OverridePcieParameters,  PPSMC_MSG_OverridePcieParameters, 0),
 MSG_MAP(SetMinDeepSleepDcefclk,  PPSMC_MSG_SetMinDeepSleepDcefclk, 0),
 MSG_MAP(ReenableAcDcInterrupt,  PPSMC_MSG_ReenableAcDcInterrupt, 0),
 MSG_MAP(NotifyPowerSource,  PPSMC_MSG_NotifyPowerSource,  0),
 MSG_MAP(SetUclkFastSwitch,  PPSMC_MSG_SetUclkFastSwitch,  0),
 MSG_MAP(SetVideoFps,   PPSMC_MSG_SetVideoFps,   0),
 MSG_MAP(PrepareMp1ForUnload,  PPSMC_MSG_PrepareMp1ForUnload,  1),
 MSG_MAP(DramLogSetDramAddrHigh,  PPSMC_MSG_DramLogSetDramAddrHigh, 0),
 MSG_MAP(DramLogSetDramAddrLow,  PPSMC_MSG_DramLogSetDramAddrLow, 0),
 MSG_MAP(DramLogSetDramSize,  PPSMC_MSG_DramLogSetDramSize,  0),
 MSG_MAP(ConfigureGfxDidt,  PPSMC_MSG_ConfigureGfxDidt,  0),
 MSG_MAP(NumOfDisplays,   PPSMC_MSG_NumOfDisplays,  0),
 MSG_MAP(SetSystemVirtualDramAddrHigh, PPSMC_MSG_SetSystemVirtualDramAddrHigh, 0),
 MSG_MAP(SetSystemVirtualDramAddrLow, PPSMC_MSG_SetSystemVirtualDramAddrLow, 0),
 MSG_MAP(AllowGfxOff,   PPSMC_MSG_AllowGfxOff,   0),
 MSG_MAP(DisallowGfxOff,   PPSMC_MSG_DisallowGfxOff,  0),
 MSG_MAP(GetPptLimit,   PPSMC_MSG_GetPptLimit,   0),
 MSG_MAP(GetDcModeMaxDpmFreq,  PPSMC_MSG_GetDcModeMaxDpmFreq,  1),
 MSG_MAP(GetDebugData,   PPSMC_MSG_GetDebugData,   0),
 MSG_MAP(ExitBaco,   PPSMC_MSG_ExitBaco,   0),
 MSG_MAP(PrepareMp1ForReset,  PPSMC_MSG_PrepareMp1ForReset,  0),
 MSG_MAP(PrepareMp1ForShutdown,  PPSMC_MSG_PrepareMp1ForShutdown, 0),
 MSG_MAP(PowerUpVcn,   PPSMC_MSG_PowerUpVcn,   0),
 MSG_MAP(PowerDownVcn,   PPSMC_MSG_PowerDownVcn,   0),
 MSG_MAP(PowerUpJpeg,   PPSMC_MSG_PowerUpJpeg,   0),
 MSG_MAP(PowerDownJpeg,   PPSMC_MSG_PowerDownJpeg,  0),
 MSG_MAP(BacoAudioD3PME,   PPSMC_MSG_BacoAudioD3PME,  0),
 MSG_MAP(ArmD3,    PPSMC_MSG_ArmD3,   0),
 MSG_MAP(DAL_DISABLE_DUMMY_PSTATE_CHANGE, PPSMC_MSG_DALDisableDummyPstateChange, 0),
 MSG_MAP(DAL_ENABLE_DUMMY_PSTATE_CHANGE, PPSMC_MSG_DALEnableDummyPstateChange, 0),
 MSG_MAP(GetVoltageByDpm,  PPSMC_MSG_GetVoltageByDpm,  0),
 MSG_MAP(GetVoltageByDpmOverdrive, PPSMC_MSG_GetVoltageByDpmOverdrive, 0),
 MSG_MAP(SetMGpuFanBoostLimitRpm, PPSMC_MSG_SetMGpuFanBoostLimitRpm, 0),
 MSG_MAP(SET_DRIVER_DUMMY_TABLE_DRAM_ADDR_HIGH, PPSMC_MSG_SetDriverDummyTableDramAddrHigh, 0),
 MSG_MAP(SET_DRIVER_DUMMY_TABLE_DRAM_ADDR_LOW, PPSMC_MSG_SetDriverDummyTableDramAddrLow, 0),
 MSG_MAP(GET_UMC_FW_WA,   PPSMC_MSG_GetUMCFWWA,   0),
};

static struct cmn2asic_mapping navi10_clk_map[SMU_CLK_COUNT] = {
 CLK_MAP(GFXCLK, PPCLK_GFXCLK),
 CLK_MAP(SCLK, PPCLK_GFXCLK),
 CLK_MAP(SOCCLK, PPCLK_SOCCLK),
 CLK_MAP(FCLK, PPCLK_SOCCLK),
 CLK_MAP(UCLK, PPCLK_UCLK),
 CLK_MAP(MCLK, PPCLK_UCLK),
 CLK_MAP(DCLK, PPCLK_DCLK),
 CLK_MAP(VCLK, PPCLK_VCLK),
 CLK_MAP(DCEFCLK, PPCLK_DCEFCLK),
 CLK_MAP(DISPCLK, PPCLK_DISPCLK),
 CLK_MAP(PIXCLK, PPCLK_PIXCLK),
 CLK_MAP(PHYCLK, PPCLK_PHYCLK),
};

static struct cmn2asic_mapping navi10_feature_mask_map[SMU_FEATURE_COUNT] = {
 FEA_MAP(DPM_PREFETCHER),
 FEA_MAP(DPM_GFXCLK),
 FEA_MAP(DPM_GFX_PACE),
 FEA_MAP(DPM_UCLK),
 FEA_MAP(DPM_SOCCLK),
 FEA_MAP(DPM_MP0CLK),
 FEA_MAP(DPM_LINK),
 FEA_MAP(DPM_DCEFCLK),
 FEA_MAP(MEM_VDDCI_SCALING),
 FEA_MAP(MEM_MVDD_SCALING),
 FEA_MAP(DS_GFXCLK),
 FEA_MAP(DS_SOCCLK),
 FEA_MAP(DS_LCLK),
 FEA_MAP(DS_DCEFCLK),
 FEA_MAP(DS_UCLK),
 FEA_MAP(GFX_ULV),
 FEA_MAP(FW_DSTATE),
 FEA_MAP(GFXOFF),
 FEA_MAP(BACO),
 FEA_MAP(VCN_PG),
 FEA_MAP(JPEG_PG),
 FEA_MAP(USB_PG),
 FEA_MAP(RSMU_SMN_CG),
 FEA_MAP(PPT),
 FEA_MAP(TDC),
 FEA_MAP(GFX_EDC),
 FEA_MAP(APCC_PLUS),
 FEA_MAP(GTHR),
 FEA_MAP(ACDC),
 FEA_MAP(VR0HOT),
 FEA_MAP(VR1HOT),
 FEA_MAP(FW_CTF),
 FEA_MAP(FAN_CONTROL),
 FEA_MAP(THERMAL),
 FEA_MAP(GFX_DCS),
 FEA_MAP(RM),
 FEA_MAP(LED_DISPLAY),
 FEA_MAP(GFX_SS),
 FEA_MAP(OUT_OF_BAND_MONITOR),
 FEA_MAP(TEMP_DEPENDENT_VMIN),
 FEA_MAP(MMHUB_PG),
 FEA_MAP(ATHUB_PG),
 FEA_MAP(APCC_DFLL),
};

static struct cmn2asic_mapping navi10_table_map[SMU_TABLE_COUNT] = {
 TAB_MAP(PPTABLE),
 TAB_MAP(WATERMARKS),
 TAB_MAP(AVFS),
 TAB_MAP(AVFS_PSM_DEBUG),
 TAB_MAP(AVFS_FUSE_OVERRIDE),
 TAB_MAP(PMSTATUSLOG),
 TAB_MAP(SMU_METRICS),
 TAB_MAP(DRIVER_SMU_CONFIG),
 TAB_MAP(ACTIVITY_MONITOR_COEFF),
 TAB_MAP(OVERDRIVE),
 TAB_MAP(I2C_COMMANDS),
 TAB_MAP(PACE),
};

static struct cmn2asic_mapping navi10_pwr_src_map[SMU_POWER_SOURCE_COUNT] = {
 PWR_MAP(AC),
 PWR_MAP(DC),
};

static struct cmn2asic_mapping navi10_workload_map[PP_SMC_POWER_PROFILE_COUNT] = {
 WORKLOAD_MAP(PP_SMC_POWER_PROFILE_BOOTUP_DEFAULT, WORKLOAD_PPLIB_DEFAULT_BIT),
 WORKLOAD_MAP(PP_SMC_POWER_PROFILE_FULLSCREEN3D,  WORKLOAD_PPLIB_FULL_SCREEN_3D_BIT),
 WORKLOAD_MAP(PP_SMC_POWER_PROFILE_POWERSAVING,  WORKLOAD_PPLIB_POWER_SAVING_BIT),
 WORKLOAD_MAP(PP_SMC_POWER_PROFILE_VIDEO,  WORKLOAD_PPLIB_VIDEO_BIT),
 WORKLOAD_MAP(PP_SMC_POWER_PROFILE_VR,   WORKLOAD_PPLIB_VR_BIT),
 WORKLOAD_MAP(PP_SMC_POWER_PROFILE_COMPUTE,  WORKLOAD_PPLIB_COMPUTE_BIT),
 WORKLOAD_MAP(PP_SMC_POWER_PROFILE_CUSTOM,  WORKLOAD_PPLIB_CUSTOM_BIT),
};

static const uint8_t navi1x_throttler_map[] = {
 [THROTTLER_TEMP_EDGE_BIT] = (SMU_THROTTLER_TEMP_EDGE_BIT),
 [THROTTLER_TEMP_HOTSPOT_BIT] = (SMU_THROTTLER_TEMP_HOTSPOT_BIT),
 [THROTTLER_TEMP_MEM_BIT] = (SMU_THROTTLER_TEMP_MEM_BIT),
 [THROTTLER_TEMP_VR_GFX_BIT] = (SMU_THROTTLER_TEMP_VR_GFX_BIT),
 [THROTTLER_TEMP_VR_MEM0_BIT] = (SMU_THROTTLER_TEMP_VR_MEM0_BIT),
 [THROTTLER_TEMP_VR_MEM1_BIT] = (SMU_THROTTLER_TEMP_VR_MEM1_BIT),
 [THROTTLER_TEMP_VR_SOC_BIT] = (SMU_THROTTLER_TEMP_VR_SOC_BIT),
 [THROTTLER_TEMP_LIQUID0_BIT] = (SMU_THROTTLER_TEMP_LIQUID0_BIT),
 [THROTTLER_TEMP_LIQUID1_BIT] = (SMU_THROTTLER_TEMP_LIQUID1_BIT),
 [THROTTLER_TDC_GFX_BIT]  = (SMU_THROTTLER_TDC_GFX_BIT),
 [THROTTLER_TDC_SOC_BIT]  = (SMU_THROTTLER_TDC_SOC_BIT),
 [THROTTLER_PPT0_BIT]  = (SMU_THROTTLER_PPT0_BIT),
 [THROTTLER_PPT1_BIT]  = (SMU_THROTTLER_PPT1_BIT),
 [THROTTLER_PPT2_BIT]  = (SMU_THROTTLER_PPT2_BIT),
 [THROTTLER_PPT3_BIT]  = (SMU_THROTTLER_PPT3_BIT),
 [THROTTLER_FIT_BIT]  = (SMU_THROTTLER_FIT_BIT),
 [THROTTLER_PPM_BIT]  = (SMU_THROTTLER_PPM_BIT),
 [THROTTLER_APCC_BIT]  = (SMU_THROTTLER_APCC_BIT),
};


static bool is_asic_secure(struct smu_context *smu)
{
 struct amdgpu_device *adev = smu->adev;
 bool is_secure = true;
 uint32_t mp0_fw_intf;

 mp0_fw_intf = RREG32_PCIE(MP0_Public |
       (smnMP0_FW_INTF & 0xffffffff));

 if (!(mp0_fw_intf & (1 << 19)))
  is_secure = false;

 return is_secure;
}

static int
navi10_get_allowed_feature_mask(struct smu_context *smu,
      uint32_t *feature_mask, uint32_t num)
{
 struct amdgpu_device *adev = smu->adev;

 if (num > 2)
  return -EINVAL;

 memset(feature_mask, 0, sizeof(uint32_t) * num);

 *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_DPM_PREFETCHER_BIT)
    | FEATURE_MASK(FEATURE_DPM_MP0CLK_BIT)
    | FEATURE_MASK(FEATURE_RSMU_SMN_CG_BIT)
    | FEATURE_MASK(FEATURE_DS_SOCCLK_BIT)
    | FEATURE_MASK(FEATURE_PPT_BIT)
    | FEATURE_MASK(FEATURE_TDC_BIT)
    | FEATURE_MASK(FEATURE_GFX_EDC_BIT)
    | FEATURE_MASK(FEATURE_APCC_PLUS_BIT)
    | FEATURE_MASK(FEATURE_VR0HOT_BIT)
    | FEATURE_MASK(FEATURE_FAN_CONTROL_BIT)
    | FEATURE_MASK(FEATURE_THERMAL_BIT)
    | FEATURE_MASK(FEATURE_LED_DISPLAY_BIT)
    | FEATURE_MASK(FEATURE_DS_LCLK_BIT)
    | FEATURE_MASK(FEATURE_DS_DCEFCLK_BIT)
    | FEATURE_MASK(FEATURE_FW_DSTATE_BIT)
    | FEATURE_MASK(FEATURE_BACO_BIT)
    | FEATURE_MASK(FEATURE_GFX_SS_BIT)
    | FEATURE_MASK(FEATURE_APCC_DFLL_BIT)
    | FEATURE_MASK(FEATURE_FW_CTF_BIT)
    | FEATURE_MASK(FEATURE_OUT_OF_BAND_MONITOR_BIT)
    | FEATURE_MASK(FEATURE_TEMP_DEPENDENT_VMIN_BIT);

 if (adev->pm.pp_feature & PP_SCLK_DPM_MASK)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_DPM_GFXCLK_BIT);

 if (adev->pm.pp_feature & PP_PCIE_DPM_MASK)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_DPM_LINK_BIT);

 if (adev->pm.pp_feature & PP_DCEFCLK_DPM_MASK)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_DPM_DCEFCLK_BIT);

 if (adev->pm.pp_feature & PP_ULV_MASK)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_GFX_ULV_BIT);

 if (adev->pm.pp_feature & PP_SCLK_DEEP_SLEEP_MASK)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_DS_GFXCLK_BIT);

 if (adev->pm.pp_feature & PP_GFXOFF_MASK)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_GFXOFF_BIT);

 if (smu->adev->pg_flags & AMD_PG_SUPPORT_MMHUB)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_MMHUB_PG_BIT);

 if (smu->adev->pg_flags & AMD_PG_SUPPORT_ATHUB)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_ATHUB_PG_BIT);

 if (smu->adev->pg_flags & AMD_PG_SUPPORT_VCN)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_VCN_PG_BIT);

 if (smu->adev->pg_flags & AMD_PG_SUPPORT_JPEG)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_JPEG_PG_BIT);

 if (smu->dc_controlled_by_gpio)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_ACDC_BIT);

 if (adev->pm.pp_feature & PP_SOCCLK_DPM_MASK)
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_DPM_SOCCLK_BIT);

 /* DPM UCLK enablement should be skipped for navi10 A0 secure board */
 if (!(is_asic_secure(smu) &&
       (amdgpu_ip_version(adev, MP1_HWIP, 0) == IP_VERSION(11, 0, 0)) &&
       (adev->rev_id == 0)) &&
     (adev->pm.pp_feature & PP_MCLK_DPM_MASK))
  *(uint64_t *)feature_mask |= FEATURE_MASK(FEATURE_DPM_UCLK_BIT)
    | FEATURE_MASK(FEATURE_MEM_VDDCI_SCALING_BIT)
    | FEATURE_MASK(FEATURE_MEM_MVDD_SCALING_BIT);

 /* DS SOCCLK enablement should be skipped for navi10 A0 secure board */
 if (is_asic_secure(smu) &&
     (amdgpu_ip_version(adev, MP1_HWIP, 0) == IP_VERSION(11, 0, 0)) &&
     (adev->rev_id == 0))
  *(uint64_t *)feature_mask &=
    ~FEATURE_MASK(FEATURE_DS_SOCCLK_BIT);

 return 0;
}

static void navi10_check_bxco_support(struct smu_context *smu)
{
 struct smu_table_context *table_context = &smu->smu_table;
 struct smu_11_0_powerplay_table *powerplay_table =
  table_context->power_play_table;
 struct smu_baco_context *smu_baco = &smu->smu_baco;
 struct amdgpu_device *adev = smu->adev;
 uint32_t val;

 if (powerplay_table->platform_caps & SMU_11_0_PP_PLATFORM_CAP_BACO ||
     powerplay_table->platform_caps & SMU_11_0_PP_PLATFORM_CAP_MACO) {
  val = RREG32_SOC15(NBIO, 0, mmRCC_BIF_STRAP0);
  smu_baco->platform_support =
   (val & RCC_BIF_STRAP0__STRAP_PX_CAPABLE_MASK) ? true :
         false;
 }
}

static int navi10_check_powerplay_table(struct smu_context *smu)
{
 struct smu_table_context *table_context = &smu->smu_table;
 struct smu_11_0_powerplay_table *powerplay_table =
  table_context->power_play_table;

 if (powerplay_table->platform_caps & SMU_11_0_PP_PLATFORM_CAP_HARDWAREDC)
  smu->dc_controlled_by_gpio = true;

 navi10_check_bxco_support(smu);

 table_context->thermal_controller_type =
  powerplay_table->thermal_controller_type;

 /*
 * Instead of having its own buffer space and get overdrive_table copied,
 * smu->od_settings just points to the actual overdrive_table
 */
 smu->od_settings = &powerplay_table->overdrive_table;

 return 0;
}

static int navi10_append_powerplay_table(struct smu_context *smu)
{
 struct amdgpu_device *adev = smu->adev;
 struct smu_table_context *table_context = &smu->smu_table;
 PPTable_t *smc_pptable = table_context->driver_pptable;
 struct atom_smc_dpm_info_v4_5 *smc_dpm_table;
 struct atom_smc_dpm_info_v4_7 *smc_dpm_table_v4_7;
 int index, ret;

 index = get_index_into_master_table(atom_master_list_of_data_tables_v2_1,
        smc_dpm_info);

 ret = amdgpu_atombios_get_data_table(adev, index, NULL, NULL, NULL,
          (uint8_t **)&smc_dpm_table);
 if (ret)
  return ret;

 dev_info(adev->dev, "smc_dpm_info table revision(format.content): %d.%d\n",
   smc_dpm_table->table_header.format_revision,
   smc_dpm_table->table_header.content_revision);

 if (smc_dpm_table->table_header.format_revision != 4) {
  dev_err(adev->dev, "smc_dpm_info table format revision is not 4!\n");
  return -EINVAL;
 }

 switch (smc_dpm_table->table_header.content_revision) {
 case 5: /* nv10 and nv14 */
  smu_memcpy_trailing(smc_pptable, I2cControllers, BoardReserved,
        smc_dpm_table, I2cControllers);
  break;
 case 7: /* nv12 */
  ret = amdgpu_atombios_get_data_table(adev, index, NULL, NULL, NULL,
           (uint8_t **)&smc_dpm_table_v4_7);
  if (ret)
   return ret;
  smu_memcpy_trailing(smc_pptable, I2cControllers, BoardReserved,
        smc_dpm_table_v4_7, I2cControllers);
  break;
 default:
  dev_err(smu->adev->dev, "smc_dpm_info with unsupported content revision %d!\n",
    smc_dpm_table->table_header.content_revision);
  return -EINVAL;
 }

 if (adev->pm.pp_feature & PP_GFXOFF_MASK) {
  /* TODO: remove it once SMU fw fix it */
  smc_pptable->DebugOverrides |= DPM_OVERRIDE_DISABLE_DFLL_PLL_SHUTDOWN;
 }

 return 0;
}

static int navi10_store_powerplay_table(struct smu_context *smu)
{
 struct smu_table_context *table_context = &smu->smu_table;
 struct smu_11_0_powerplay_table *powerplay_table =
  table_context->power_play_table;

 memcpy(table_context->driver_pptable, &powerplay_table->smc_pptable,
        sizeof(PPTable_t));

 return 0;
}

static int navi10_setup_pptable(struct smu_context *smu)
{
 int ret = 0;

 ret = smu_v11_0_setup_pptable(smu);
 if (ret)
  return ret;

 ret = navi10_store_powerplay_table(smu);
 if (ret)
  return ret;

 ret = navi10_append_powerplay_table(smu);
 if (ret)
  return ret;

 ret = navi10_check_powerplay_table(smu);
 if (ret)
  return ret;

 return ret;
}

static int navi10_tables_init(struct smu_context *smu)
{
 struct smu_table_context *smu_table = &smu->smu_table;
 struct smu_table *tables = smu_table->tables;
 struct smu_table *dummy_read_1_table =
   &smu_table->dummy_read_1_table;

 SMU_TABLE_INIT(tables, SMU_TABLE_PPTABLE, sizeof(PPTable_t),
         PAGE_SIZE, AMDGPU_GEM_DOMAIN_VRAM);
 SMU_TABLE_INIT(tables, SMU_TABLE_WATERMARKS, sizeof(Watermarks_t),
         PAGE_SIZE, AMDGPU_GEM_DOMAIN_VRAM);
 SMU_TABLE_INIT(tables, SMU_TABLE_SMU_METRICS, sizeof(SmuMetrics_NV1X_t),
         PAGE_SIZE, AMDGPU_GEM_DOMAIN_VRAM);
 SMU_TABLE_INIT(tables, SMU_TABLE_I2C_COMMANDS, sizeof(SwI2cRequest_t),
         PAGE_SIZE, AMDGPU_GEM_DOMAIN_VRAM);
 SMU_TABLE_INIT(tables, SMU_TABLE_OVERDRIVE, sizeof(OverDriveTable_t),
         PAGE_SIZE, AMDGPU_GEM_DOMAIN_VRAM);
 SMU_TABLE_INIT(tables, SMU_TABLE_PMSTATUSLOG, SMU11_TOOL_SIZE,
         PAGE_SIZE, AMDGPU_GEM_DOMAIN_VRAM);
 SMU_TABLE_INIT(tables, SMU_TABLE_ACTIVITY_MONITOR_COEFF,
         sizeof(DpmActivityMonitorCoeffInt_t), PAGE_SIZE,
         AMDGPU_GEM_DOMAIN_VRAM);
 SMU_TABLE_INIT(tables, SMU_TABLE_DRIVER_SMU_CONFIG, sizeof(DriverSmuConfig_t),
         PAGE_SIZE, AMDGPU_GEM_DOMAIN_VRAM);

 dummy_read_1_table->size = 0x40000;
 dummy_read_1_table->align = PAGE_SIZE;
 dummy_read_1_table->domain = AMDGPU_GEM_DOMAIN_VRAM;

 smu_table->metrics_table = kzalloc(sizeof(SmuMetrics_NV1X_t),
        GFP_KERNEL);
 if (!smu_table->metrics_table)
  goto err0_out;
 smu_table->metrics_time = 0;

 smu_table->gpu_metrics_table_size = sizeof(struct gpu_metrics_v1_3);
 smu_table->gpu_metrics_table = kzalloc(smu_table->gpu_metrics_table_size, GFP_KERNEL);
 if (!smu_table->gpu_metrics_table)
  goto err1_out;

 smu_table->watermarks_table = kzalloc(sizeof(Watermarks_t), GFP_KERNEL);
 if (!smu_table->watermarks_table)
  goto err2_out;

 smu_table->driver_smu_config_table =
  kzalloc(tables[SMU_TABLE_DRIVER_SMU_CONFIG].size, GFP_KERNEL);
 if (!smu_table->driver_smu_config_table)
  goto err3_out;

 return 0;

err3_out:
 kfree(smu_table->watermarks_table);
err2_out:
 kfree(smu_table->gpu_metrics_table);
err1_out:
 kfree(smu_table->metrics_table);
err0_out:
 return -ENOMEM;
}

static int navi10_get_legacy_smu_metrics_data(struct smu_context *smu,
           MetricsMember_t member,
           uint32_t *value)
{
 struct smu_table_context *smu_table = &smu->smu_table;
 SmuMetrics_legacy_t *metrics =
  (SmuMetrics_legacy_t *)smu_table->metrics_table;
 int ret = 0;

 ret = smu_cmn_get_metrics_table(smu,
     NULL,
     false);
 if (ret)
  return ret;

 switch (member) {
 case METRICS_CURR_GFXCLK:
  *value = metrics->CurrClock[PPCLK_GFXCLK];
  break;
 case METRICS_CURR_SOCCLK:
  *value = metrics->CurrClock[PPCLK_SOCCLK];
  break;
 case METRICS_CURR_UCLK:
  *value = metrics->CurrClock[PPCLK_UCLK];
  break;
 case METRICS_CURR_VCLK:
  *value = metrics->CurrClock[PPCLK_VCLK];
  break;
 case METRICS_CURR_DCLK:
  *value = metrics->CurrClock[PPCLK_DCLK];
  break;
 case METRICS_CURR_DCEFCLK:
  *value = metrics->CurrClock[PPCLK_DCEFCLK];
  break;
 case METRICS_AVERAGE_GFXCLK:
  *value = metrics->AverageGfxclkFrequency;
  break;
 case METRICS_AVERAGE_SOCCLK:
  *value = metrics->AverageSocclkFrequency;
  break;
 case METRICS_AVERAGE_UCLK:
  *value = metrics->AverageUclkFrequency;
  break;
 case METRICS_AVERAGE_GFXACTIVITY:
  *value = metrics->AverageGfxActivity;
  break;
 case METRICS_AVERAGE_MEMACTIVITY:
  *value = metrics->AverageUclkActivity;
  break;
 case METRICS_AVERAGE_SOCKETPOWER:
  *value = metrics->AverageSocketPower << 8;
  break;
 case METRICS_TEMPERATURE_EDGE:
  *value = metrics->TemperatureEdge *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_HOTSPOT:
  *value = metrics->TemperatureHotspot *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_MEM:
  *value = metrics->TemperatureMem *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_VRGFX:
  *value = metrics->TemperatureVrGfx *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_VRSOC:
  *value = metrics->TemperatureVrSoc *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_THROTTLER_STATUS:
  *value = metrics->ThrottlerStatus;
  break;
 case METRICS_CURR_FANSPEED:
  *value = metrics->CurrFanSpeed;
  break;
 default:
  *value = UINT_MAX;
  break;
 }

 return ret;
}

static int navi10_get_smu_metrics_data(struct smu_context *smu,
           MetricsMember_t member,
           uint32_t *value)
{
 struct smu_table_context *smu_table = &smu->smu_table;
 SmuMetrics_t *metrics =
  (SmuMetrics_t *)smu_table->metrics_table;
 int ret = 0;

 ret = smu_cmn_get_metrics_table(smu,
     NULL,
     false);
 if (ret)
  return ret;

 switch (member) {
 case METRICS_CURR_GFXCLK:
  *value = metrics->CurrClock[PPCLK_GFXCLK];
  break;
 case METRICS_CURR_SOCCLK:
  *value = metrics->CurrClock[PPCLK_SOCCLK];
  break;
 case METRICS_CURR_UCLK:
  *value = metrics->CurrClock[PPCLK_UCLK];
  break;
 case METRICS_CURR_VCLK:
  *value = metrics->CurrClock[PPCLK_VCLK];
  break;
 case METRICS_CURR_DCLK:
  *value = metrics->CurrClock[PPCLK_DCLK];
  break;
 case METRICS_CURR_DCEFCLK:
  *value = metrics->CurrClock[PPCLK_DCEFCLK];
  break;
 case METRICS_AVERAGE_GFXCLK:
  if (metrics->AverageGfxActivity > SMU_11_0_GFX_BUSY_THRESHOLD)
   *value = metrics->AverageGfxclkFrequencyPreDs;
  else
   *value = metrics->AverageGfxclkFrequencyPostDs;
  break;
 case METRICS_AVERAGE_SOCCLK:
  *value = metrics->AverageSocclkFrequency;
  break;
 case METRICS_AVERAGE_UCLK:
  *value = metrics->AverageUclkFrequencyPostDs;
  break;
 case METRICS_AVERAGE_GFXACTIVITY:
  *value = metrics->AverageGfxActivity;
  break;
 case METRICS_AVERAGE_MEMACTIVITY:
  *value = metrics->AverageUclkActivity;
  break;
 case METRICS_AVERAGE_SOCKETPOWER:
  *value = metrics->AverageSocketPower << 8;
  break;
 case METRICS_TEMPERATURE_EDGE:
  *value = metrics->TemperatureEdge *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_HOTSPOT:
  *value = metrics->TemperatureHotspot *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_MEM:
  *value = metrics->TemperatureMem *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_VRGFX:
  *value = metrics->TemperatureVrGfx *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_VRSOC:
  *value = metrics->TemperatureVrSoc *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_THROTTLER_STATUS:
  *value = metrics->ThrottlerStatus;
  break;
 case METRICS_CURR_FANSPEED:
  *value = metrics->CurrFanSpeed;
  break;
 default:
  *value = UINT_MAX;
  break;
 }

 return ret;
}

static int navi12_get_legacy_smu_metrics_data(struct smu_context *smu,
           MetricsMember_t member,
           uint32_t *value)
{
 struct smu_table_context *smu_table = &smu->smu_table;
 SmuMetrics_NV12_legacy_t *metrics =
  (SmuMetrics_NV12_legacy_t *)smu_table->metrics_table;
 int ret = 0;

 ret = smu_cmn_get_metrics_table(smu,
     NULL,
     false);
 if (ret)
  return ret;

 switch (member) {
 case METRICS_CURR_GFXCLK:
  *value = metrics->CurrClock[PPCLK_GFXCLK];
  break;
 case METRICS_CURR_SOCCLK:
  *value = metrics->CurrClock[PPCLK_SOCCLK];
  break;
 case METRICS_CURR_UCLK:
  *value = metrics->CurrClock[PPCLK_UCLK];
  break;
 case METRICS_CURR_VCLK:
  *value = metrics->CurrClock[PPCLK_VCLK];
  break;
 case METRICS_CURR_DCLK:
  *value = metrics->CurrClock[PPCLK_DCLK];
  break;
 case METRICS_CURR_DCEFCLK:
  *value = metrics->CurrClock[PPCLK_DCEFCLK];
  break;
 case METRICS_AVERAGE_GFXCLK:
  *value = metrics->AverageGfxclkFrequency;
  break;
 case METRICS_AVERAGE_SOCCLK:
  *value = metrics->AverageSocclkFrequency;
  break;
 case METRICS_AVERAGE_UCLK:
  *value = metrics->AverageUclkFrequency;
  break;
 case METRICS_AVERAGE_GFXACTIVITY:
  *value = metrics->AverageGfxActivity;
  break;
 case METRICS_AVERAGE_MEMACTIVITY:
  *value = metrics->AverageUclkActivity;
  break;
 case METRICS_AVERAGE_SOCKETPOWER:
  *value = metrics->AverageSocketPower << 8;
  break;
 case METRICS_TEMPERATURE_EDGE:
  *value = metrics->TemperatureEdge *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_HOTSPOT:
  *value = metrics->TemperatureHotspot *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_MEM:
  *value = metrics->TemperatureMem *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_VRGFX:
  *value = metrics->TemperatureVrGfx *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_VRSOC:
  *value = metrics->TemperatureVrSoc *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_THROTTLER_STATUS:
  *value = metrics->ThrottlerStatus;
  break;
 case METRICS_CURR_FANSPEED:
  *value = metrics->CurrFanSpeed;
  break;
 default:
  *value = UINT_MAX;
  break;
 }

 return ret;
}

static int navi12_get_smu_metrics_data(struct smu_context *smu,
           MetricsMember_t member,
           uint32_t *value)
{
 struct smu_table_context *smu_table = &smu->smu_table;
 SmuMetrics_NV12_t *metrics =
  (SmuMetrics_NV12_t *)smu_table->metrics_table;
 int ret = 0;

 ret = smu_cmn_get_metrics_table(smu,
     NULL,
     false);
 if (ret)
  return ret;

 switch (member) {
 case METRICS_CURR_GFXCLK:
  *value = metrics->CurrClock[PPCLK_GFXCLK];
  break;
 case METRICS_CURR_SOCCLK:
  *value = metrics->CurrClock[PPCLK_SOCCLK];
  break;
 case METRICS_CURR_UCLK:
  *value = metrics->CurrClock[PPCLK_UCLK];
  break;
 case METRICS_CURR_VCLK:
  *value = metrics->CurrClock[PPCLK_VCLK];
  break;
 case METRICS_CURR_DCLK:
  *value = metrics->CurrClock[PPCLK_DCLK];
  break;
 case METRICS_CURR_DCEFCLK:
  *value = metrics->CurrClock[PPCLK_DCEFCLK];
  break;
 case METRICS_AVERAGE_GFXCLK:
  if (metrics->AverageGfxActivity > SMU_11_0_GFX_BUSY_THRESHOLD)
   *value = metrics->AverageGfxclkFrequencyPreDs;
  else
   *value = metrics->AverageGfxclkFrequencyPostDs;
  break;
 case METRICS_AVERAGE_SOCCLK:
  *value = metrics->AverageSocclkFrequency;
  break;
 case METRICS_AVERAGE_UCLK:
  *value = metrics->AverageUclkFrequencyPostDs;
  break;
 case METRICS_AVERAGE_GFXACTIVITY:
  *value = metrics->AverageGfxActivity;
  break;
 case METRICS_AVERAGE_MEMACTIVITY:
  *value = metrics->AverageUclkActivity;
  break;
 case METRICS_AVERAGE_SOCKETPOWER:
  *value = metrics->AverageSocketPower << 8;
  break;
 case METRICS_TEMPERATURE_EDGE:
  *value = metrics->TemperatureEdge *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_HOTSPOT:
  *value = metrics->TemperatureHotspot *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_MEM:
  *value = metrics->TemperatureMem *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_VRGFX:
  *value = metrics->TemperatureVrGfx *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_TEMPERATURE_VRSOC:
  *value = metrics->TemperatureVrSoc *
   SMU_TEMPERATURE_UNITS_PER_CENTIGRADES;
  break;
 case METRICS_THROTTLER_STATUS:
  *value = metrics->ThrottlerStatus;
  break;
 case METRICS_CURR_FANSPEED:
  *value = metrics->CurrFanSpeed;
  break;
 default:
  *value = UINT_MAX;
  break;
 }

 return ret;
}

static int navi1x_get_smu_metrics_data(struct smu_context *smu,
           MetricsMember_t member,
           uint32_t *value)
{
 struct amdgpu_device *adev = smu->adev;
 int ret = 0;

 switch (amdgpu_ip_version(adev, MP1_HWIP, 0)) {
 case IP_VERSION(11, 0, 9):
  if (smu->smc_fw_version > 0x00341C00)
   ret = navi12_get_smu_metrics_data(smu, member, value);
  else
   ret = navi12_get_legacy_smu_metrics_data(smu, member, value);
  break;
 case IP_VERSION(11, 0, 0):
 case IP_VERSION(11, 0, 5):
 default:
  if (((amdgpu_ip_version(adev, MP1_HWIP, 0) ==
        IP_VERSION(11, 0, 5)) &&
       smu->smc_fw_version > 0x00351F00) ||
      ((amdgpu_ip_version(adev, MP1_HWIP, 0) ==
        IP_VERSION(11, 0, 0)) &&
       smu->smc_fw_version > 0x002A3B00))
   ret = navi10_get_smu_metrics_data(smu, member, value);
  else
   ret = navi10_get_legacy_smu_metrics_data(smu, member, value);
  break;
 }

 return ret;
}

static int navi10_allocate_dpm_context(struct smu_context *smu)
{
 struct smu_dpm_context *smu_dpm = &smu->smu_dpm;

 smu_dpm->dpm_context = kzalloc(sizeof(struct smu_11_0_dpm_context),
           GFP_KERNEL);
 if (!smu_dpm->dpm_context)
  return -ENOMEM;

 smu_dpm->dpm_context_size = sizeof(struct smu_11_0_dpm_context);

 return 0;
}

static int navi10_init_smc_tables(struct smu_context *smu)
{
 int ret = 0;

 ret = navi10_tables_init(smu);
 if (ret)
  return ret;

 ret = navi10_allocate_dpm_context(smu);
 if (ret)
  return ret;

 return smu_v11_0_init_smc_tables(smu);
}

static int navi10_set_default_dpm_table(struct smu_context *smu)
{
 struct smu_11_0_dpm_context *dpm_context = smu->smu_dpm.dpm_context;
 PPTable_t *driver_ppt = smu->smu_table.driver_pptable;
 struct smu_11_0_dpm_table *dpm_table;
 int ret = 0;

 /* socclk dpm table setup */
 dpm_table = &dpm_context->dpm_tables.soc_table;
 if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_DPM_SOCCLK_BIT)) {
  ret = smu_v11_0_set_single_dpm_table(smu,
           SMU_SOCCLK,
           dpm_table);
  if (ret)
   return ret;
  dpm_table->is_fine_grained =
   !driver_ppt->DpmDescriptor[PPCLK_SOCCLK].SnapToDiscrete;
 } else {
  dpm_table->count = 1;
  dpm_table->dpm_levels[0].value = smu->smu_table.boot_values.socclk / 100;
  dpm_table->dpm_levels[0].enabled = true;
  dpm_table->min = dpm_table->dpm_levels[0].value;
  dpm_table->max = dpm_table->dpm_levels[0].value;
 }

 /* gfxclk dpm table setup */
 dpm_table = &dpm_context->dpm_tables.gfx_table;
 if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_DPM_GFXCLK_BIT)) {
  ret = smu_v11_0_set_single_dpm_table(smu,
           SMU_GFXCLK,
           dpm_table);
  if (ret)
   return ret;
  dpm_table->is_fine_grained =
   !driver_ppt->DpmDescriptor[PPCLK_GFXCLK].SnapToDiscrete;
 } else {
  dpm_table->count = 1;
  dpm_table->dpm_levels[0].value = smu->smu_table.boot_values.gfxclk / 100;
  dpm_table->dpm_levels[0].enabled = true;
  dpm_table->min = dpm_table->dpm_levels[0].value;
  dpm_table->max = dpm_table->dpm_levels[0].value;
 }

 /* uclk dpm table setup */
 dpm_table = &dpm_context->dpm_tables.uclk_table;
 if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_DPM_UCLK_BIT)) {
  ret = smu_v11_0_set_single_dpm_table(smu,
           SMU_UCLK,
           dpm_table);
  if (ret)
   return ret;
  dpm_table->is_fine_grained =
   !driver_ppt->DpmDescriptor[PPCLK_UCLK].SnapToDiscrete;
 } else {
  dpm_table->count = 1;
  dpm_table->dpm_levels[0].value = smu->smu_table.boot_values.uclk / 100;
  dpm_table->dpm_levels[0].enabled = true;
  dpm_table->min = dpm_table->dpm_levels[0].value;
  dpm_table->max = dpm_table->dpm_levels[0].value;
 }

 /* vclk dpm table setup */
 dpm_table = &dpm_context->dpm_tables.vclk_table;
 if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_VCN_PG_BIT)) {
  ret = smu_v11_0_set_single_dpm_table(smu,
           SMU_VCLK,
           dpm_table);
  if (ret)
   return ret;
  dpm_table->is_fine_grained =
   !driver_ppt->DpmDescriptor[PPCLK_VCLK].SnapToDiscrete;
 } else {
  dpm_table->count = 1;
  dpm_table->dpm_levels[0].value = smu->smu_table.boot_values.vclk / 100;
  dpm_table->dpm_levels[0].enabled = true;
  dpm_table->min = dpm_table->dpm_levels[0].value;
  dpm_table->max = dpm_table->dpm_levels[0].value;
 }

 /* dclk dpm table setup */
 dpm_table = &dpm_context->dpm_tables.dclk_table;
 if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_VCN_PG_BIT)) {
  ret = smu_v11_0_set_single_dpm_table(smu,
           SMU_DCLK,
           dpm_table);
  if (ret)
   return ret;
  dpm_table->is_fine_grained =
   !driver_ppt->DpmDescriptor[PPCLK_DCLK].SnapToDiscrete;
 } else {
  dpm_table->count = 1;
  dpm_table->dpm_levels[0].value = smu->smu_table.boot_values.dclk / 100;
  dpm_table->dpm_levels[0].enabled = true;
  dpm_table->min = dpm_table->dpm_levels[0].value;
  dpm_table->max = dpm_table->dpm_levels[0].value;
 }

 /* dcefclk dpm table setup */
 dpm_table = &dpm_context->dpm_tables.dcef_table;
 if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_DPM_DCEFCLK_BIT)) {
  ret = smu_v11_0_set_single_dpm_table(smu,
           SMU_DCEFCLK,
           dpm_table);
  if (ret)
   return ret;
  dpm_table->is_fine_grained =
   !driver_ppt->DpmDescriptor[PPCLK_DCEFCLK].SnapToDiscrete;
 } else {
  dpm_table->count = 1;
  dpm_table->dpm_levels[0].value = smu->smu_table.boot_values.dcefclk / 100;
  dpm_table->dpm_levels[0].enabled = true;
  dpm_table->min = dpm_table->dpm_levels[0].value;
  dpm_table->max = dpm_table->dpm_levels[0].value;
 }

 /* pixelclk dpm table setup */
 dpm_table = &dpm_context->dpm_tables.pixel_table;
 if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_DPM_DCEFCLK_BIT)) {
  ret = smu_v11_0_set_single_dpm_table(smu,
           SMU_PIXCLK,
           dpm_table);
  if (ret)
   return ret;
  dpm_table->is_fine_grained =
   !driver_ppt->DpmDescriptor[PPCLK_PIXCLK].SnapToDiscrete;
 } else {
  dpm_table->count = 1;
  dpm_table->dpm_levels[0].value = smu->smu_table.boot_values.dcefclk / 100;
  dpm_table->dpm_levels[0].enabled = true;
  dpm_table->min = dpm_table->dpm_levels[0].value;
  dpm_table->max = dpm_table->dpm_levels[0].value;
 }

 /* displayclk dpm table setup */
 dpm_table = &dpm_context->dpm_tables.display_table;
 if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_DPM_DCEFCLK_BIT)) {
  ret = smu_v11_0_set_single_dpm_table(smu,
           SMU_DISPCLK,
           dpm_table);
  if (ret)
   return ret;
  dpm_table->is_fine_grained =
   !driver_ppt->DpmDescriptor[PPCLK_DISPCLK].SnapToDiscrete;
 } else {
  dpm_table->count = 1;
  dpm_table->dpm_levels[0].value = smu->smu_table.boot_values.dcefclk / 100;
  dpm_table->dpm_levels[0].enabled = true;
  dpm_table->min = dpm_table->dpm_levels[0].value;
  dpm_table->max = dpm_table->dpm_levels[0].value;
 }

 /* phyclk dpm table setup */
 dpm_table = &dpm_context->dpm_tables.phy_table;
 if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_DPM_DCEFCLK_BIT)) {
  ret = smu_v11_0_set_single_dpm_table(smu,
           SMU_PHYCLK,
           dpm_table);
  if (ret)
   return ret;
  dpm_table->is_fine_grained =
   !driver_ppt->DpmDescriptor[PPCLK_PHYCLK].SnapToDiscrete;
 } else {
  dpm_table->count = 1;
  dpm_table->dpm_levels[0].value = smu->smu_table.boot_values.dcefclk / 100;
  dpm_table->dpm_levels[0].enabled = true;
  dpm_table->min = dpm_table->dpm_levels[0].value;
  dpm_table->max = dpm_table->dpm_levels[0].value;
 }

 return 0;
}

static int navi10_dpm_set_vcn_enable(struct smu_context *smu,
          bool enable,
          int inst)
{
 int ret = 0;

 if (enable) {
  /* vcn dpm on is a prerequisite for vcn power gate messages */
  if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_VCN_PG_BIT)) {
   ret = smu_cmn_send_smc_msg_with_param(smu, SMU_MSG_PowerUpVcn, 1, NULL);
   if (ret)
    return ret;
  }
 } else {
  if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_VCN_PG_BIT)) {
   ret = smu_cmn_send_smc_msg(smu, SMU_MSG_PowerDownVcn, NULL);
   if (ret)
    return ret;
  }
 }

 return ret;
}

static int navi10_dpm_set_jpeg_enable(struct smu_context *smu, bool enable)
{
 int ret = 0;

 if (enable) {
  if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_JPEG_PG_BIT)) {
   ret = smu_cmn_send_smc_msg(smu, SMU_MSG_PowerUpJpeg, NULL);
   if (ret)
    return ret;
  }
 } else {
  if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_JPEG_PG_BIT)) {
   ret = smu_cmn_send_smc_msg(smu, SMU_MSG_PowerDownJpeg, NULL);
   if (ret)
    return ret;
  }
 }

 return ret;
}

static int navi10_get_current_clk_freq_by_table(struct smu_context *smu,
           enum smu_clk_type clk_type,
           uint32_t *value)
{
 MetricsMember_t member_type;
 int clk_id = 0;

 clk_id = smu_cmn_to_asic_specific_index(smu,
      CMN2ASIC_MAPPING_CLK,
      clk_type);
 if (clk_id < 0)
  return clk_id;

 switch (clk_id) {
 case PPCLK_GFXCLK:
  member_type = METRICS_CURR_GFXCLK;
  break;
 case PPCLK_UCLK:
  member_type = METRICS_CURR_UCLK;
  break;
 case PPCLK_SOCCLK:
  member_type = METRICS_CURR_SOCCLK;
  break;
 case PPCLK_VCLK:
  member_type = METRICS_CURR_VCLK;
  break;
 case PPCLK_DCLK:
  member_type = METRICS_CURR_DCLK;
  break;
 case PPCLK_DCEFCLK:
  member_type = METRICS_CURR_DCEFCLK;
  break;
 default:
  return -EINVAL;
 }

 return navi1x_get_smu_metrics_data(smu,
        member_type,
        value);
}

static int navi10_is_support_fine_grained_dpm(struct smu_context *smu, enum smu_clk_type clk_type)
{
 PPTable_t *pptable = smu->smu_table.driver_pptable;
 DpmDescriptor_t *dpm_desc = NULL;
 int clk_index = 0;

 clk_index = smu_cmn_to_asic_specific_index(smu,
         CMN2ASIC_MAPPING_CLK,
         clk_type);
 if (clk_index < 0)
  return clk_index;

 dpm_desc = &pptable->DpmDescriptor[clk_index];

 /* 0 - Fine grained DPM, 1 - Discrete DPM */
 return dpm_desc->SnapToDiscrete == 0 ? 1 : 0;
}

static inline bool navi10_od_feature_is_supported(struct smu_11_0_overdrive_table *od_table, enum SMU_11_0_ODFEATURE_CAP cap)
{
 return od_table->cap[cap];
}

static void navi10_od_setting_get_range(struct smu_11_0_overdrive_table *od_table,
     enum SMU_11_0_ODSETTING_ID setting,
     uint32_t *min, uint32_t *max)
{
 if (min)
  *min = od_table->min[setting];
 if (max)
  *max = od_table->max[setting];
}

static int navi10_emit_clk_levels(struct smu_context *smu,
      enum smu_clk_type clk_type,
      char *buf,
      int *offset)
{
 uint16_t *curve_settings;
 int ret = 0;
 uint32_t cur_value = 0, value = 0;
 uint32_t freq_values[3] = {0};
 uint32_t i, levels, mark_index = 0, count = 0;
 struct smu_table_context *table_context = &smu->smu_table;
 uint32_t gen_speed, lane_width;
 struct smu_dpm_context *smu_dpm = &smu->smu_dpm;
 struct smu_11_0_dpm_context *dpm_context = smu_dpm->dpm_context;
 PPTable_t *pptable = (PPTable_t *)table_context->driver_pptable;
 OverDriveTable_t *od_table =
  (OverDriveTable_t *)table_context->overdrive_table;
 struct smu_11_0_overdrive_table *od_settings = smu->od_settings;
 uint32_t min_value, max_value;

 switch (clk_type) {
 case SMU_GFXCLK:
 case SMU_SCLK:
 case SMU_SOCCLK:
 case SMU_MCLK:
 case SMU_UCLK:
 case SMU_FCLK:
 case SMU_VCLK:
 case SMU_DCLK:
 case SMU_DCEFCLK:
  ret = navi10_get_current_clk_freq_by_table(smu, clk_type, &cur_value);
  if (ret)
   return ret;

  ret = smu_v11_0_get_dpm_level_count(smu, clk_type, &count);
  if (ret)
   return ret;

  ret = navi10_is_support_fine_grained_dpm(smu, clk_type);
  if (ret < 0)
   return ret;

  if (!ret) {
   for (i = 0; i < count; i++) {
    ret = smu_v11_0_get_dpm_freq_by_index(smu,
              clk_type, i, &value);
    if (ret)
     return ret;

    *offset += sysfs_emit_at(buf, *offset,
      "%d: %uMhz %s\n",
      i, value,
      cur_value == value ? "*" : "");
   }
  } else {
   ret = smu_v11_0_get_dpm_freq_by_index(smu,
             clk_type, 0, &freq_values[0]);
   if (ret)
    return ret;
   ret = smu_v11_0_get_dpm_freq_by_index(smu,
             clk_type,
             count - 1,
             &freq_values[2]);
   if (ret)
    return ret;

   freq_values[1] = cur_value;
   mark_index = cur_value == freq_values[0] ? 0 :
         cur_value == freq_values[2] ? 2 : 1;

   levels = 3;
   if (mark_index != 1) {
    levels = 2;
    freq_values[1] = freq_values[2];
   }

   for (i = 0; i < levels; i++) {
    *offset += sysfs_emit_at(buf, *offset,
      "%d: %uMhz %s\n",
      i, freq_values[i],
      i == mark_index ? "*" : "");
   }
  }
  break;
 case SMU_PCIE:
  gen_speed = smu_v11_0_get_current_pcie_link_speed_level(smu);
  lane_width = smu_v11_0_get_current_pcie_link_width_level(smu);
  for (i = 0; i < NUM_LINK_LEVELS; i++) {
   *offset += sysfs_emit_at(buf, *offset, "%d: %s %s %dMhz %s\n", i,
     (dpm_context->dpm_tables.pcie_table.pcie_gen[i] == 0) ? "2.5GT/s," :
     (dpm_context->dpm_tables.pcie_table.pcie_gen[i] == 1) ? "5.0GT/s," :
     (dpm_context->dpm_tables.pcie_table.pcie_gen[i] == 2) ? "8.0GT/s," :
     (dpm_context->dpm_tables.pcie_table.pcie_gen[i] == 3) ? "16.0GT/s," : "",
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 1) ? "x1" :
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 2) ? "x2" :
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 3) ? "x4" :
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 4) ? "x8" :
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 5) ? "x12" :
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 6) ? "x16" : "",
     pptable->LclkFreq[i],
     (gen_speed == dpm_context->dpm_tables.pcie_table.pcie_gen[i]) &&
     (lane_width == dpm_context->dpm_tables.pcie_table.pcie_lane[i]) ?
     "*" : "");
  }
  break;
 case SMU_OD_SCLK:
  if (!smu->od_enabled || !od_table || !od_settings)
   return -EOPNOTSUPP;
  if (!navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_GFXCLK_LIMITS))
   break;
  *offset += sysfs_emit_at(buf, *offset, "OD_SCLK:\n0: %uMhz\n1: %uMhz\n",
       od_table->GfxclkFmin, od_table->GfxclkFmax);
  break;
 case SMU_OD_MCLK:
  if (!smu->od_enabled || !od_table || !od_settings)
   return -EOPNOTSUPP;
  if (!navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_UCLK_MAX))
   break;
  *offset += sysfs_emit_at(buf, *offset, "OD_MCLK:\n1: %uMHz\n", od_table->UclkFmax);
  break;
 case SMU_OD_VDDC_CURVE:
  if (!smu->od_enabled || !od_table || !od_settings)
   return -EOPNOTSUPP;
  if (!navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_GFXCLK_CURVE))
   break;
  *offset += sysfs_emit_at(buf, *offset, "OD_VDDC_CURVE:\n");
  for (i = 0; i < 3; i++) {
   switch (i) {
   case 0:
    curve_settings = &od_table->GfxclkFreq1;
    break;
   case 1:
    curve_settings = &od_table->GfxclkFreq2;
    break;
   case 2:
    curve_settings = &od_table->GfxclkFreq3;
    break;
   }
   *offset += sysfs_emit_at(buf, *offset, "%d: %uMHz %umV\n",
        i, curve_settings[0],
     curve_settings[1] / NAVI10_VOLTAGE_SCALE);
  }
  break;
 case SMU_OD_RANGE:
  if (!smu->od_enabled || !od_table || !od_settings)
   return -EOPNOTSUPP;
  *offset += sysfs_emit_at(buf, *offset, "%s:\n", "OD_RANGE");

  if (navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_GFXCLK_LIMITS)) {
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_GFXCLKFMIN,
          &min_value, NULL);
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_GFXCLKFMAX,
          NULL, &max_value);
   *offset += sysfs_emit_at(buf, *offset, "SCLK: %7uMhz %10uMhz\n",
     min_value, max_value);
  }

  if (navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_UCLK_MAX)) {
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_UCLKFMAX,
          &min_value, &max_value);
   *offset += sysfs_emit_at(buf, *offset, "MCLK: %7uMhz %10uMhz\n",
     min_value, max_value);
  }

  if (navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_GFXCLK_CURVE)) {
   navi10_od_setting_get_range(od_settings,
          SMU_11_0_ODSETTING_VDDGFXCURVEFREQ_P1,
          &min_value, &max_value);
   *offset += sysfs_emit_at(buf, *offset,
       "VDDC_CURVE_SCLK[0]: %7uMhz %10uMhz\n",
       min_value, max_value);
   navi10_od_setting_get_range(od_settings,
          SMU_11_0_ODSETTING_VDDGFXCURVEVOLTAGE_P1,
          &min_value, &max_value);
   *offset += sysfs_emit_at(buf, *offset,
       "VDDC_CURVE_VOLT[0]: %7dmV %11dmV\n",
       min_value, max_value);
   navi10_od_setting_get_range(od_settings,
          SMU_11_0_ODSETTING_VDDGFXCURVEFREQ_P2,
          &min_value, &max_value);
   *offset += sysfs_emit_at(buf, *offset,
       "VDDC_CURVE_SCLK[1]: %7uMhz %10uMhz\n",
       min_value, max_value);
   navi10_od_setting_get_range(od_settings,
          SMU_11_0_ODSETTING_VDDGFXCURVEVOLTAGE_P2,
          &min_value, &max_value);
   *offset += sysfs_emit_at(buf, *offset,
       "VDDC_CURVE_VOLT[1]: %7dmV %11dmV\n",
       min_value, max_value);
   navi10_od_setting_get_range(od_settings,
          SMU_11_0_ODSETTING_VDDGFXCURVEFREQ_P3,
          &min_value, &max_value);
   *offset += sysfs_emit_at(buf, *offset,
       "VDDC_CURVE_SCLK[2]: %7uMhz %10uMhz\n",
       min_value, max_value);
   navi10_od_setting_get_range(od_settings,
          SMU_11_0_ODSETTING_VDDGFXCURVEVOLTAGE_P3,
          &min_value, &max_value);
   *offset += sysfs_emit_at(buf, *offset,
       "VDDC_CURVE_VOLT[2]: %7dmV %11dmV\n",
       min_value, max_value);
  }

  break;
 default:
  break;
 }

 return 0;
}

static int navi10_print_clk_levels(struct smu_context *smu,
   enum smu_clk_type clk_type, char *buf)
{
 uint16_t *curve_settings;
 int i, levels, size = 0, ret = 0;
 uint32_t cur_value = 0, value = 0, count = 0;
 uint32_t freq_values[3] = {0};
 uint32_t mark_index = 0;
 struct smu_table_context *table_context = &smu->smu_table;
 uint32_t gen_speed, lane_width;
 struct smu_dpm_context *smu_dpm = &smu->smu_dpm;
 struct smu_11_0_dpm_context *dpm_context = smu_dpm->dpm_context;
 PPTable_t *pptable = (PPTable_t *)table_context->driver_pptable;
 OverDriveTable_t *od_table =
  (OverDriveTable_t *)table_context->overdrive_table;
 struct smu_11_0_overdrive_table *od_settings = smu->od_settings;
 uint32_t min_value, max_value;

 smu_cmn_get_sysfs_buf(&buf, &size);

 switch (clk_type) {
 case SMU_GFXCLK:
 case SMU_SCLK:
 case SMU_SOCCLK:
 case SMU_MCLK:
 case SMU_UCLK:
 case SMU_FCLK:
 case SMU_VCLK:
 case SMU_DCLK:
 case SMU_DCEFCLK:
  ret = navi10_get_current_clk_freq_by_table(smu, clk_type, &cur_value);
  if (ret)
   return size;

  ret = smu_v11_0_get_dpm_level_count(smu, clk_type, &count);
  if (ret)
   return size;

  ret = navi10_is_support_fine_grained_dpm(smu, clk_type);
  if (ret < 0)
   return ret;

  if (!ret) {
   for (i = 0; i < count; i++) {
    ret = smu_v11_0_get_dpm_freq_by_index(smu, clk_type, i, &value);
    if (ret)
     return size;

    size += sysfs_emit_at(buf, size, "%d: %uMhz %s\n", i, value,
      cur_value == value ? "*" : "");
   }
  } else {
   ret = smu_v11_0_get_dpm_freq_by_index(smu, clk_type, 0, &freq_values[0]);
   if (ret)
    return size;
   ret = smu_v11_0_get_dpm_freq_by_index(smu, clk_type, count - 1, &freq_values[2]);
   if (ret)
    return size;

   freq_values[1] = cur_value;
   mark_index = cur_value == freq_values[0] ? 0 :
         cur_value == freq_values[2] ? 2 : 1;

   levels = 3;
   if (mark_index != 1) {
    levels = 2;
    freq_values[1] = freq_values[2];
   }

   for (i = 0; i < levels; i++) {
    size += sysfs_emit_at(buf, size, "%d: %uMhz %s\n", i, freq_values[i],
      i == mark_index ? "*" : "");
   }
  }
  break;
 case SMU_PCIE:
  gen_speed = smu_v11_0_get_current_pcie_link_speed_level(smu);
  lane_width = smu_v11_0_get_current_pcie_link_width_level(smu);
  for (i = 0; i < NUM_LINK_LEVELS; i++)
   size += sysfs_emit_at(buf, size, "%d: %s %s %dMhz %s\n", i,
     (dpm_context->dpm_tables.pcie_table.pcie_gen[i] == 0) ? "2.5GT/s," :
     (dpm_context->dpm_tables.pcie_table.pcie_gen[i] == 1) ? "5.0GT/s," :
     (dpm_context->dpm_tables.pcie_table.pcie_gen[i] == 2) ? "8.0GT/s," :
     (dpm_context->dpm_tables.pcie_table.pcie_gen[i] == 3) ? "16.0GT/s," : "",
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 1) ? "x1" :
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 2) ? "x2" :
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 3) ? "x4" :
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 4) ? "x8" :
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 5) ? "x12" :
     (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 6) ? "x16" : "",
     pptable->LclkFreq[i],
     (gen_speed == dpm_context->dpm_tables.pcie_table.pcie_gen[i]) &&
     (lane_width == dpm_context->dpm_tables.pcie_table.pcie_lane[i]) ?
     "*" : "");
  break;
 case SMU_OD_SCLK:
  if (!smu->od_enabled || !od_table || !od_settings)
   break;
  if (!navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_GFXCLK_LIMITS))
   break;
  size += sysfs_emit_at(buf, size, "OD_SCLK:\n");
  size += sysfs_emit_at(buf, size, "0: %uMhz\n1: %uMhz\n",
          od_table->GfxclkFmin, od_table->GfxclkFmax);
  break;
 case SMU_OD_MCLK:
  if (!smu->od_enabled || !od_table || !od_settings)
   break;
  if (!navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_UCLK_MAX))
   break;
  size += sysfs_emit_at(buf, size, "OD_MCLK:\n");
  size += sysfs_emit_at(buf, size, "1: %uMHz\n", od_table->UclkFmax);
  break;
 case SMU_OD_VDDC_CURVE:
  if (!smu->od_enabled || !od_table || !od_settings)
   break;
  if (!navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_GFXCLK_CURVE))
   break;
  size += sysfs_emit_at(buf, size, "OD_VDDC_CURVE:\n");
  for (i = 0; i < 3; i++) {
   switch (i) {
   case 0:
    curve_settings = &od_table->GfxclkFreq1;
    break;
   case 1:
    curve_settings = &od_table->GfxclkFreq2;
    break;
   case 2:
    curve_settings = &od_table->GfxclkFreq3;
    break;
   }
   size += sysfs_emit_at(buf, size, "%d: %uMHz %umV\n",
           i, curve_settings[0],
     curve_settings[1] / NAVI10_VOLTAGE_SCALE);
  }
  break;
 case SMU_OD_RANGE:
  if (!smu->od_enabled || !od_table || !od_settings)
   break;
  size += sysfs_emit_at(buf, size, "%s:\n", "OD_RANGE");

  if (navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_GFXCLK_LIMITS)) {
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_GFXCLKFMIN,
          &min_value, NULL);
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_GFXCLKFMAX,
          NULL, &max_value);
   size += sysfs_emit_at(buf, size, "SCLK: %7uMhz %10uMhz\n",
     min_value, max_value);
  }

  if (navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_UCLK_MAX)) {
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_UCLKFMAX,
          &min_value, &max_value);
   size += sysfs_emit_at(buf, size, "MCLK: %7uMhz %10uMhz\n",
     min_value, max_value);
  }

  if (navi10_od_feature_is_supported(od_settings, SMU_11_0_ODCAP_GFXCLK_CURVE)) {
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_VDDGFXCURVEFREQ_P1,
          &min_value, &max_value);
   size += sysfs_emit_at(buf, size, "VDDC_CURVE_SCLK[0]: %7uMhz %10uMhz\n",
           min_value, max_value);
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_VDDGFXCURVEVOLTAGE_P1,
          &min_value, &max_value);
   size += sysfs_emit_at(buf, size, "VDDC_CURVE_VOLT[0]: %7dmV %11dmV\n",
           min_value, max_value);
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_VDDGFXCURVEFREQ_P2,
          &min_value, &max_value);
   size += sysfs_emit_at(buf, size, "VDDC_CURVE_SCLK[1]: %7uMhz %10uMhz\n",
           min_value, max_value);
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_VDDGFXCURVEVOLTAGE_P2,
          &min_value, &max_value);
   size += sysfs_emit_at(buf, size, "VDDC_CURVE_VOLT[1]: %7dmV %11dmV\n",
           min_value, max_value);
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_VDDGFXCURVEFREQ_P3,
          &min_value, &max_value);
   size += sysfs_emit_at(buf, size, "VDDC_CURVE_SCLK[2]: %7uMhz %10uMhz\n",
           min_value, max_value);
   navi10_od_setting_get_range(od_settings, SMU_11_0_ODSETTING_VDDGFXCURVEVOLTAGE_P3,
          &min_value, &max_value);
   size += sysfs_emit_at(buf, size, "VDDC_CURVE_VOLT[2]: %7dmV %11dmV\n",
           min_value, max_value);
  }

  break;
 default:
  break;
 }

 return size;
}

static int navi10_force_clk_levels(struct smu_context *smu,
       enum smu_clk_type clk_type, uint32_t mask)
{

 int ret = 0;
 uint32_t soft_min_level = 0, soft_max_level = 0, min_freq = 0, max_freq = 0;

 soft_min_level = mask ? (ffs(mask) - 1) : 0;
 soft_max_level = mask ? (fls(mask) - 1) : 0;

 switch (clk_type) {
 case SMU_GFXCLK:
 case SMU_SCLK:
 case SMU_SOCCLK:
 case SMU_MCLK:
 case SMU_UCLK:
 case SMU_FCLK:
  /* There is only 2 levels for fine grained DPM */
  ret = navi10_is_support_fine_grained_dpm(smu, clk_type);
  if (ret < 0)
   return ret;

  if (ret) {
   soft_max_level = (soft_max_level >= 1 ? 1 : 0);
   soft_min_level = (soft_min_level >= 1 ? 1 : 0);
  }

  ret = smu_v11_0_get_dpm_freq_by_index(smu, clk_type, soft_min_level, &min_freq);
  if (ret)
   return 0;

  ret = smu_v11_0_get_dpm_freq_by_index(smu, clk_type, soft_max_level, &max_freq);
  if (ret)
   return 0;

  ret = smu_v11_0_set_soft_freq_limited_range(smu, clk_type, min_freq, max_freq, false);
  if (ret)
   return 0;
  break;
 case SMU_DCEFCLK:
  dev_info(smu->adev->dev, "Setting DCEFCLK min/max dpm level is not supported!\n");
  break;

 default:
  break;
 }

 return 0;
}

static int navi10_populate_umd_state_clk(struct smu_context *smu)
{
 struct smu_11_0_dpm_context *dpm_context =
    smu->smu_dpm.dpm_context;
 struct smu_11_0_dpm_table *gfx_table =
    &dpm_context->dpm_tables.gfx_table;
 struct smu_11_0_dpm_table *mem_table =
    &dpm_context->dpm_tables.uclk_table;
 struct smu_11_0_dpm_table *soc_table =
    &dpm_context->dpm_tables.soc_table;
 struct smu_umd_pstate_table *pstate_table =
    &smu->pstate_table;
 struct amdgpu_device *adev = smu->adev;
 uint32_t sclk_freq;

 pstate_table->gfxclk_pstate.min = gfx_table->min;
 switch (amdgpu_ip_version(adev, MP1_HWIP, 0)) {
 case IP_VERSION(11, 0, 0):
  switch (adev->pdev->revision) {
  case 0xf0: /* XTX */
  case 0xc0:
   sclk_freq = NAVI10_PEAK_SCLK_XTX;
   break;
  case 0xf1: /* XT */
  case 0xc1:
   sclk_freq = NAVI10_PEAK_SCLK_XT;
   break;
  default: /* XL */
   sclk_freq = NAVI10_PEAK_SCLK_XL;
   break;
  }
  break;
 case IP_VERSION(11, 0, 5):
  switch (adev->pdev->revision) {
  case 0xc7: /* XT */
  case 0xf4:
   sclk_freq = NAVI14_UMD_PSTATE_PEAK_XT_GFXCLK;
   break;
  case 0xc1: /* XTM */
  case 0xf2:
   sclk_freq = NAVI14_UMD_PSTATE_PEAK_XTM_GFXCLK;
   break;
  case 0xc3: /* XLM */
  case 0xf3:
   sclk_freq = NAVI14_UMD_PSTATE_PEAK_XLM_GFXCLK;
   break;
  case 0xc5: /* XTX */
  case 0xf6:
   sclk_freq = NAVI14_UMD_PSTATE_PEAK_XLM_GFXCLK;
   break;
  default: /* XL */
   sclk_freq = NAVI14_UMD_PSTATE_PEAK_XL_GFXCLK;
   break;
  }
  break;
 case IP_VERSION(11, 0, 9):
  sclk_freq = NAVI12_UMD_PSTATE_PEAK_GFXCLK;
  break;
 default:
  sclk_freq = gfx_table->dpm_levels[gfx_table->count - 1].value;
  break;
 }
 pstate_table->gfxclk_pstate.peak = sclk_freq;

 pstate_table->uclk_pstate.min = mem_table->min;
 pstate_table->uclk_pstate.peak = mem_table->max;

 pstate_table->socclk_pstate.min = soc_table->min;
 pstate_table->socclk_pstate.peak = soc_table->max;

 if (gfx_table->max > NAVI10_UMD_PSTATE_PROFILING_GFXCLK &&
     mem_table->max > NAVI10_UMD_PSTATE_PROFILING_MEMCLK &&
     soc_table->max > NAVI10_UMD_PSTATE_PROFILING_SOCCLK) {
  pstate_table->gfxclk_pstate.standard =
   NAVI10_UMD_PSTATE_PROFILING_GFXCLK;
  pstate_table->uclk_pstate.standard =
   NAVI10_UMD_PSTATE_PROFILING_MEMCLK;
  pstate_table->socclk_pstate.standard =
   NAVI10_UMD_PSTATE_PROFILING_SOCCLK;
 } else {
  pstate_table->gfxclk_pstate.standard =
   pstate_table->gfxclk_pstate.min;
  pstate_table->uclk_pstate.standard =
   pstate_table->uclk_pstate.min;
  pstate_table->socclk_pstate.standard =
   pstate_table->socclk_pstate.min;
 }

 return 0;
}

static int navi10_get_clock_by_type_with_latency(struct smu_context *smu,
       enum smu_clk_type clk_type,
       struct pp_clock_levels_with_latency *clocks)
{
 int ret = 0, i = 0;
 uint32_t level_count = 0, freq = 0;

 switch (clk_type) {
 case SMU_GFXCLK:
 case SMU_DCEFCLK:
 case SMU_SOCCLK:
 case SMU_MCLK:
 case SMU_UCLK:
  ret = smu_v11_0_get_dpm_level_count(smu, clk_type, &level_count);
  if (ret)
   return ret;

  level_count = min(level_count, (uint32_t)MAX_NUM_CLOCKS);
  clocks->num_levels = level_count;

  for (i = 0; i < level_count; i++) {
   ret = smu_v11_0_get_dpm_freq_by_index(smu, clk_type, i, &freq);
   if (ret)
    return ret;

   clocks->data[i].clocks_in_khz = freq * 1000;
   clocks->data[i].latency_in_us = 0;
  }
  break;
 default:
  break;
 }

 return ret;
}

static int navi10_pre_display_config_changed(struct smu_context *smu)
{
 int ret = 0;
 uint32_t max_freq = 0;

 ret = smu_cmn_send_smc_msg_with_param(smu, SMU_MSG_NumOfDisplays, 0, NULL);
 if (ret)
  return ret;

 if (smu_cmn_feature_is_enabled(smu, SMU_FEATURE_DPM_UCLK_BIT)) {
  ret = smu_v11_0_get_dpm_ultimate_freq(smu, SMU_UCLK, NULL, &max_freq);
  if (ret)
   return ret;
  ret = smu_v11_0_set_hard_freq_limited_range(smu, SMU_UCLK, 0, max_freq);
  if (ret)
   return ret;
 }

 return ret;
}

static int navi10_display_config_changed(struct smu_context *smu)
{
 int ret = 0;

 if ((smu->watermarks_bitmap & WATERMARKS_EXIST) &&
     smu_cmn_feature_is_enabled(smu, SMU_FEATURE_DPM_DCEFCLK_BIT) &&
     smu_cmn_feature_is_enabled(smu, SMU_FEATURE_DPM_SOCCLK_BIT)) {
  ret = smu_cmn_send_smc_msg_with_param(smu, SMU_MSG_NumOfDisplays,
        smu->display_config->num_display,
        NULL);
  if (ret)
   return ret;
 }

 return ret;
}

static bool navi10_is_dpm_running(struct smu_context *smu)
{
 int ret = 0;
 uint64_t feature_enabled;

 ret = smu_cmn_get_enabled_mask(smu, &feature_enabled);
 if (ret)
  return false;

 return !!(feature_enabled & SMC_DPM_FEATURE);
}

static int navi10_get_fan_speed_rpm(struct smu_context *smu,
        uint32_t *speed)
{
 int ret = 0;

 if (!speed)
  return -EINVAL;

 switch (smu_v11_0_get_fan_control_mode(smu)) {
 case AMD_FAN_CTRL_AUTO:
  ret = navi10_get_smu_metrics_data(smu,
        METRICS_CURR_FANSPEED,
        speed);
  break;
 default:
  ret = smu_v11_0_get_fan_speed_rpm(smu,
        speed);
  break;
 }

 return ret;
}

static int navi10_get_fan_parameters(struct smu_context *smu)
{
 PPTable_t *pptable = smu->smu_table.driver_pptable;

 smu->fan_max_rpm = pptable->FanMaximumRpm;

 return 0;
}

static int navi10_get_power_profile_mode(struct smu_context *smu, char *buf)
{
 DpmActivityMonitorCoeffInt_t activity_monitor;
 uint32_t i, size = 0;
 int16_t workload_type = 0;
 static const char *title[] = {
   "PROFILE_INDEX(NAME)",
   "CLOCK_TYPE(NAME)",
   "FPS",
   "MinFreqType",
   "MinActiveFreqType",
   "MinActiveFreq",
   "BoosterFreqType",
   "BoosterFreq",
   "PD_Data_limit_c",
   "PD_Data_error_coeff",
   "PD_Data_error_rate_coeff"};
 int result = 0;

 if (!buf)
  return -EINVAL;

 size += sysfs_emit_at(buf, size, "%16s %s %s %s %s %s %s %s %s %s %s\n",
   title[0], title[1], title[2], title[3], title[4], title[5],
   title[6], title[7], title[8], title[9], title[10]);

 for (i = 0; i <= PP_SMC_POWER_PROFILE_CUSTOM; i++) {
  /* conv PP_SMC_POWER_PROFILE* to WORKLOAD_PPLIB_*_BIT */
  workload_type = smu_cmn_to_asic_specific_index(smu,
              CMN2ASIC_MAPPING_WORKLOAD,
              i);
  if (workload_type < 0)
   return -EINVAL;

  result = smu_cmn_update_table(smu,
       SMU_TABLE_ACTIVITY_MONITOR_COEFF, workload_type,
       (void *)(&activity_monitor), false);
  if (result) {
   dev_err(smu->adev->dev, "[%s] Failed to get activity monitor!", __func__);
   return result;
  }

  size += sysfs_emit_at(buf, size, "%2d %14s%s:\n",
   i, amdgpu_pp_profile_name[i], (i == smu->power_profile_mode) ? "*" : " ");

  size += sysfs_emit_at(buf, size, "%19s %d(%13s) %7d %7d %7d %7d %7d %7d %7d %7d %7d\n",
   " ",
   0,
   "GFXCLK",
   activity_monitor.Gfx_FPS,
   activity_monitor.Gfx_MinFreqStep,
   activity_monitor.Gfx_MinActiveFreqType,
   activity_monitor.Gfx_MinActiveFreq,
   activity_monitor.Gfx_BoosterFreqType,
   activity_monitor.Gfx_BoosterFreq,
   activity_monitor.Gfx_PD_Data_limit_c,
   activity_monitor.Gfx_PD_Data_error_coeff,
   activity_monitor.Gfx_PD_Data_error_rate_coeff);

  size += sysfs_emit_at(buf, size, "%19s %d(%13s) %7d %7d %7d %7d %7d %7d %7d %7d %7d\n",
   " ",
   1,
   "SOCCLK",
   activity_monitor.Soc_FPS,
   activity_monitor.Soc_MinFreqStep,
   activity_monitor.Soc_MinActiveFreqType,
   activity_monitor.Soc_MinActiveFreq,
   activity_monitor.Soc_BoosterFreqType,
   activity_monitor.Soc_BoosterFreq,
   activity_monitor.Soc_PD_Data_limit_c,
   activity_monitor.Soc_PD_Data_error_coeff,
   activity_monitor.Soc_PD_Data_error_rate_coeff);

  size += sysfs_emit_at(buf, size, "%19s %d(%13s) %7d %7d %7d %7d %7d %7d %7d %7d %7d\n",
   " ",
   2,
   "MEMCLK",
   activity_monitor.Mem_FPS,
   activity_monitor.Mem_MinFreqStep,
   activity_monitor.Mem_MinActiveFreqType,
   activity_monitor.Mem_MinActiveFreq,
   activity_monitor.Mem_BoosterFreqType,
   activity_monitor.Mem_BoosterFreq,
   activity_monitor.Mem_PD_Data_limit_c,
   activity_monitor.Mem_PD_Data_error_coeff,
   activity_monitor.Mem_PD_Data_error_rate_coeff);
 }

 return size;
}

#define NAVI10_CUSTOM_PARAMS_COUNT 10
#define NAVI10_CUSTOM_PARAMS_CLOCKS_COUNT 3
#define NAVI10_CUSTOM_PARAMS_SIZE (NAVI10_CUSTOM_PARAMS_CLOCKS_COUNT * NAVI10_CUSTOM_PARAMS_COUNT * sizeof(long))

static int navi10_set_power_profile_mode_coeff(struct smu_context *smu,
            long *input)
{
 DpmActivityMonitorCoeffInt_t activity_monitor;
 int ret, idx;

 ret = smu_cmn_update_table(smu,
       SMU_TABLE_ACTIVITY_MONITOR_COEFF, WORKLOAD_PPLIB_CUSTOM_BIT,
       (void *)(&activity_monitor), false);
 if (ret) {
  dev_err(smu->adev->dev, "[%s] Failed to get activity monitor!", __func__);
  return ret;
 }

 idx = 0 * NAVI10_CUSTOM_PARAMS_COUNT;
 if (input[idx]) {
  /* Gfxclk */
  activity_monitor.Gfx_FPS = input[idx + 1];
  activity_monitor.Gfx_MinFreqStep = input[idx + 2];
  activity_monitor.Gfx_MinActiveFreqType = input[idx + 3];
  activity_monitor.Gfx_MinActiveFreq = input[idx + 4];
  activity_monitor.Gfx_BoosterFreqType = input[idx + 5];
  activity_monitor.Gfx_BoosterFreq = input[idx + 6];
  activity_monitor.Gfx_PD_Data_limit_c = input[idx + 7];
  activity_monitor.Gfx_PD_Data_error_coeff = input[idx + 8];
  activity_monitor.Gfx_PD_Data_error_rate_coeff = input[idx + 9];
 }
 idx = 1 * NAVI10_CUSTOM_PARAMS_COUNT;
 if (input[idx]) {
  /* Socclk */
  activity_monitor.Soc_FPS = input[idx + 1];
  activity_monitor.Soc_MinFreqStep = input[idx + 2];
  activity_monitor.Soc_MinActiveFreqType = input[idx + 3];
  activity_monitor.Soc_MinActiveFreq = input[idx + 4];
  activity_monitor.Soc_BoosterFreqType = input[idx + 5];
  activity_monitor.Soc_BoosterFreq = input[idx + 6];
  activity_monitor.Soc_PD_Data_limit_c = input[idx + 7];
  activity_monitor.Soc_PD_Data_error_coeff = input[idx + 8];
  activity_monitor.Soc_PD_Data_error_rate_coeff = input[idx + 9];
 }
 idx = 2 * NAVI10_CUSTOM_PARAMS_COUNT;
 if (input[idx]) {
  /* Memclk */
  activity_monitor.Mem_FPS = input[idx + 1];
  activity_monitor.Mem_MinFreqStep = input[idx + 2];
  activity_monitor.Mem_MinActiveFreqType = input[idx + 3];
  activity_monitor.Mem_MinActiveFreq = input[idx + 4];
  activity_monitor.Mem_BoosterFreqType = input[idx + 5];
  activity_monitor.Mem_BoosterFreq = input[idx + 6];
  activity_monitor.Mem_PD_Data_limit_c = input[idx + 7];
  activity_monitor.Mem_PD_Data_error_coeff = input[idx + 8];
  activity_monitor.Mem_PD_Data_error_rate_coeff = input[idx + 9];
 }

 ret = smu_cmn_update_table(smu,
       SMU_TABLE_ACTIVITY_MONITOR_COEFF, WORKLOAD_PPLIB_CUSTOM_BIT,
       (void *)(&activity_monitor), true);
 if (ret) {
  dev_err(smu->adev->dev, "[%s] Failed to set activity monitor!", __func__);
  return ret;
 }

 return ret;
}

static int navi10_set_power_profile_mode(struct smu_context *smu,
      u32 workload_mask,
      long *custom_params,
      u32 custom_params_max_idx)
{
 u32 backend_workload_mask = 0;
 int ret, idx = -1, i;

 smu_cmn_get_backend_workload_mask(smu, workload_mask,
       &backend_workload_mask);

 if (workload_mask & (1 << PP_SMC_POWER_PROFILE_CUSTOM)) {
  if (!smu->custom_profile_params) {
   smu->custom_profile_params = kzalloc(NAVI10_CUSTOM_PARAMS_SIZE, GFP_KERNEL);
   if (!smu->custom_profile_params)
    return -ENOMEM;
  }
  if (custom_params && custom_params_max_idx) {
--> --------------------

--> maximum size reached

--> --------------------