Quelle  intel_psr.c   Sprache: C

/*
 * Copyright © 2014 Intel Corporation
 *
 * Permission is hereby granted, free of charge, to any person obtaining a
 * copy of this software and associated documentation files (the "Software"),
 * to deal in the Software without restriction, including without limitation
 * the rights to use, copy, modify, merge, publish, distribute, sublicense,
 * and/or sell copies of the Software, and to permit persons to whom the
 * Software is furnished to do so, subject to the following conditions:
 *
 * The above copyright notice and this permission notice (including the next
 * paragraph) shall be included in all copies or substantial portions of the
 * Software.
 *
 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
 * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
 * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
 * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
 * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
 * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
 * DEALINGS IN THE SOFTWARE.
 */

#include <linux/debugfs.h>

#include <drm/drm_atomic_helper.h>
#include <drm/drm_damage_helper.h>
#include <drm/drm_debugfs.h>
#include <drm/drm_vblank.h>

#include "i915_reg.h"
#include "intel_alpm.h"
#include "intel_atomic.h"
#include "intel_crtc.h"
#include "intel_cursor_regs.h"
#include "intel_ddi.h"
#include "intel_de.h"
#include "intel_display_irq.h"
#include "intel_display_regs.h"
#include "intel_display_rpm.h"
#include "intel_display_types.h"
#include "intel_dmc.h"
#include "intel_dp.h"
#include "intel_dp_aux.h"
#include "intel_frontbuffer.h"
#include "intel_hdmi.h"
#include "intel_psr.h"
#include "intel_psr_regs.h"
#include "intel_snps_phy.h"
#include "intel_step.h"
#include "intel_vblank.h"
#include "intel_vrr.h"
#include "skl_universal_plane.h"

/**
 * DOC: Panel Self Refresh (PSR/SRD)
 *
 * Since Haswell Display controller supports Panel Self-Refresh on display
 * panels witch have a remote frame buffer (RFB) implemented according to PSR
 * spec in eDP1.3. PSR feature allows the display to go to lower standby states
 * when system is idle but display is on as it eliminates display refresh
 * request to DDR memory completely as long as the frame buffer for that
 * display is unchanged.
 *
 * Panel Self Refresh must be supported by both Hardware (source) and
 * Panel (sink).
 *
 * PSR saves power by caching the framebuffer in the panel RFB, which allows us
 * to power down the link and memory controller. For DSI panels the same idea
 * is called "manual mode".
 *
 * The implementation uses the hardware-based PSR support which automatically
 * enters/exits self-refresh mode. The hardware takes care of sending the
 * required DP aux message and could even retrain the link (that part isn't
 * enabled yet though). The hardware also keeps track of any frontbuffer
 * changes to know when to exit self-refresh mode again. Unfortunately that
 * part doesn't work too well, hence why the i915 PSR support uses the
 * software frontbuffer tracking to make sure it doesn't miss a screen
 * update. For this integration intel_psr_invalidate() and intel_psr_flush()
 * get called by the frontbuffer tracking code. Note that because of locking
 * issues the self-refresh re-enable code is done from a work queue, which
 * must be correctly synchronized/cancelled when shutting down the pipe."
 *
 * DC3CO (DC3 clock off)
 *
 * On top of PSR2, GEN12 adds a intermediate power savings state that turns
 * clock off automatically during PSR2 idle state.
 * The smaller overhead of DC3co entry/exit vs. the overhead of PSR2 deep sleep
 * entry/exit allows the HW to enter a low-power state even when page flipping
 * periodically (for instance a 30fps video playback scenario).
 *
 * Every time a flips occurs PSR2 will get out of deep sleep state(if it was),
 * so DC3CO is enabled and tgl_dc3co_disable_work is schedule to run after 6
 * frames, if no other flip occurs and the function above is executed, DC3CO is
 * disabled and PSR2 is configured to enter deep sleep, resetting again in case
 * of another flip.
 * Front buffer modifications do not trigger DC3CO activation on purpose as it
 * would bring a lot of complexity and most of the moderns systems will only
 * use page flips.
 */

/*
 * Description of PSR mask bits:
 *
 * EDP_PSR_DEBUG[16]/EDP_PSR_DEBUG_MASK_DISP_REG_WRITE (hsw-skl):
 *
 *  When unmasked (nearly) all display register writes (eg. even
 *  SWF) trigger a PSR exit. Some registers are excluded from this
 *  and they have a more specific mask (described below). On icl+
 *  this bit no longer exists and is effectively always set.
 *
 * PIPE_MISC[21]/PIPE_MISC_PSR_MASK_PIPE_REG_WRITE (skl+):
 *
 *  When unmasked (nearly) all pipe/plane register writes
 *  trigger a PSR exit. Some plane registers are excluded from this
 *  and they have a more specific mask (described below).
 *
 * CHICKEN_PIPESL_1[11]/SKL_PSR_MASK_PLANE_FLIP (skl+):
 * PIPE_MISC[23]/PIPE_MISC_PSR_MASK_PRIMARY_FLIP (bdw):
 * EDP_PSR_DEBUG[23]/EDP_PSR_DEBUG_MASK_PRIMARY_FLIP (hsw):
 *
 *  When unmasked PRI_SURF/PLANE_SURF writes trigger a PSR exit.
 *  SPR_SURF/CURBASE are not included in this and instead are
 *  controlled by PIPE_MISC_PSR_MASK_PIPE_REG_WRITE (skl+) or
 *  EDP_PSR_DEBUG_MASK_DISP_REG_WRITE (hsw/bdw).
 *
 * PIPE_MISC[22]/PIPE_MISC_PSR_MASK_SPRITE_ENABLE (bdw):
 * EDP_PSR_DEBUG[21]/EDP_PSR_DEBUG_MASK_SPRITE_ENABLE (hsw):
 *
 *  When unmasked PSR is blocked as long as the sprite
 *  plane is enabled. skl+ with their universal planes no
 *  longer have a mask bit like this, and no plane being
 *  enabledb blocks PSR.
 *
 * PIPE_MISC[21]/PIPE_MISC_PSR_MASK_CURSOR_MOVE (bdw):
 * EDP_PSR_DEBUG[20]/EDP_PSR_DEBUG_MASK_CURSOR_MOVE (hsw):
 *
 *  When umasked CURPOS writes trigger a PSR exit. On skl+
 *  this doesn't exit but CURPOS is included in the
 *  PIPE_MISC_PSR_MASK_PIPE_REG_WRITE mask.
 *
 * PIPE_MISC[20]/PIPE_MISC_PSR_MASK_VBLANK_VSYNC_INT (bdw+):
 * EDP_PSR_DEBUG[19]/EDP_PSR_DEBUG_MASK_VBLANK_VSYNC_INT (hsw):
 *
 *  When unmasked PSR is blocked as long as vblank and/or vsync
 *  interrupt is unmasked in IMR *and* enabled in IER.
 *
 * CHICKEN_TRANS[30]/SKL_UNMASK_VBL_TO_PIPE_IN_SRD (skl+):
 * CHICKEN_PAR1_1[15]/HSW_MASK_VBL_TO_PIPE_IN_SRD (hsw/bdw):
 *
 *  Selectcs whether PSR exit generates an extra vblank before
 *  the first frame is transmitted. Also note the opposite polarity
 *  if the bit on hsw/bdw vs. skl+ (masked==generate the extra vblank,
 *  unmasked==do not generate the extra vblank).
 *
 *  With DC states enabled the extra vblank happens after link training,
 *  with DC states disabled it happens immediately upuon PSR exit trigger.
 *  No idea as of now why there is a difference. HSW/BDW (which don't
 *  even have DMC) always generate it after link training. Go figure.
 *
 *  Unfortunately CHICKEN_TRANS itself seems to be double buffered
 *  and thus won't latch until the first vblank. So with DC states
 *  enabled the register effectively uses the reset value during DC5
 *  exit+PSR exit sequence, and thus the bit does nothing until
 *  latched by the vblank that it was trying to prevent from being
 *  generated in the first place. So we should probably call this
 *  one a chicken/egg bit instead on skl+.
 *
 *  In standby mode (as opposed to link-off) this makes no difference
 *  as the timing generator keeps running the whole time generating
 *  normal periodic vblanks.
 *
 *  WaPsrDPAMaskVBlankInSRD asks us to set the bit on hsw/bdw,
 *  and doing so makes the behaviour match the skl+ reset value.
 *
 * CHICKEN_PIPESL_1[0]/BDW_UNMASK_VBL_TO_REGS_IN_SRD (bdw):
 * CHICKEN_PIPESL_1[15]/HSW_UNMASK_VBL_TO_REGS_IN_SRD (hsw):
 *
 *  On BDW without this bit is no vblanks whatsoever are
 *  generated after PSR exit. On HSW this has no apparent effect.
 *  WaPsrDPRSUnmaskVBlankInSRD says to set this.
 *
 * The rest of the bits are more self-explanatory and/or
 * irrelevant for normal operation.
 *
 * Description of intel_crtc_state variables. has_psr, has_panel_replay and
 * has_sel_update:
 *
 *  has_psr (alone): PSR1
 *  has_psr + has_sel_update: PSR2
 *  has_psr + has_panel_replay: Panel Replay
 *  has_psr + has_panel_replay + has_sel_update: Panel Replay Selective Update
 *
 * Description of some intel_psr variables. enabled, panel_replay_enabled,
 * sel_update_enabled
 *
 *  enabled (alone): PSR1
 *  enabled + sel_update_enabled: PSR2
 *  enabled + panel_replay_enabled: Panel Replay
 *  enabled + panel_replay_enabled + sel_update_enabled: Panel Replay SU
 */

#define CAN_PSR(intel_dp) ((intel_dp)->psr.sink_support && \
      (intel_dp)->psr.source_support)

bool intel_encoder_can_psr(struct intel_encoder *encoder)
{
 if (intel_encoder_is_dp(encoder) || encoder->type == INTEL_OUTPUT_DP_MST)
  return CAN_PSR(enc_to_intel_dp(encoder)) ||
         CAN_PANEL_REPLAY(enc_to_intel_dp(encoder));
 else
  return false;
}

bool intel_psr_needs_aux_io_power(struct intel_encoder *encoder,
      const struct intel_crtc_state *crtc_state)
{
 /*
 * For PSR/PR modes only eDP requires the AUX IO power to be enabled whenever
 * the output is enabled. For non-eDP outputs the main link is always
 * on, hence it doesn't require the HW initiated AUX wake-up signaling used
 * for eDP.
 *
 * TODO:
 * - Consider leaving AUX IO disabled for eDP / PR as well, in case
 *   the ALPM with main-link off mode is not enabled.
 * - Leave AUX IO enabled for DP / PR, once support for ALPM with
 *   main-link off mode is added for it and this mode gets enabled.
 */
 return intel_crtc_has_type(crtc_state, INTEL_OUTPUT_EDP) &&
        intel_encoder_can_psr(encoder);
}

static bool psr_global_enabled(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 struct intel_connector *connector = intel_dp->attached_connector;

 switch (intel_dp->psr.debug & I915_PSR_DEBUG_MODE_MASK) {
 case I915_PSR_DEBUG_DEFAULT:
  if (display->params.enable_psr == -1)
   return intel_dp_is_edp(intel_dp) ?
    connector->panel.vbt.psr.enable :
    true;
  return display->params.enable_psr;
 case I915_PSR_DEBUG_DISABLE:
  return false;
 default:
  return true;
 }
}

static bool psr2_global_enabled(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);

 switch (intel_dp->psr.debug & I915_PSR_DEBUG_MODE_MASK) {
 case I915_PSR_DEBUG_DISABLE:
 case I915_PSR_DEBUG_FORCE_PSR1:
  return false;
 default:
  if (display->params.enable_psr == 1)
   return false;
  return true;
 }
}

static bool psr2_su_region_et_global_enabled(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);

 if (display->params.enable_psr != -1)
  return false;

 return true;
}

static bool panel_replay_global_enabled(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);

 if ((display->params.enable_psr != -1) ||
     (intel_dp->psr.debug & I915_PSR_DEBUG_PANEL_REPLAY_DISABLE))
  return false;
 return true;
}

static u32 psr_irq_psr_error_bit_get(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);

 return DISPLAY_VER(display) >= 12 ? TGL_PSR_ERROR :
  EDP_PSR_ERROR(intel_dp->psr.transcoder);
}

static u32 psr_irq_post_exit_bit_get(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);

 return DISPLAY_VER(display) >= 12 ? TGL_PSR_POST_EXIT :
  EDP_PSR_POST_EXIT(intel_dp->psr.transcoder);
}

static u32 psr_irq_pre_entry_bit_get(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);

 return DISPLAY_VER(display) >= 12 ? TGL_PSR_PRE_ENTRY :
  EDP_PSR_PRE_ENTRY(intel_dp->psr.transcoder);
}

static u32 psr_irq_mask_get(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);

 return DISPLAY_VER(display) >= 12 ? TGL_PSR_MASK :
  EDP_PSR_MASK(intel_dp->psr.transcoder);
}

static i915_reg_t psr_ctl_reg(struct intel_display *display,
         enum transcoder cpu_transcoder)
{
 if (DISPLAY_VER(display) >= 8)
  return EDP_PSR_CTL(display, cpu_transcoder);
 else
  return HSW_SRD_CTL;
}

static i915_reg_t psr_debug_reg(struct intel_display *display,
    enum transcoder cpu_transcoder)
{
 if (DISPLAY_VER(display) >= 8)
  return EDP_PSR_DEBUG(display, cpu_transcoder);
 else
  return HSW_SRD_DEBUG;
}

static i915_reg_t psr_perf_cnt_reg(struct intel_display *display,
       enum transcoder cpu_transcoder)
{
 if (DISPLAY_VER(display) >= 8)
  return EDP_PSR_PERF_CNT(display, cpu_transcoder);
 else
  return HSW_SRD_PERF_CNT;
}

static i915_reg_t psr_status_reg(struct intel_display *display,
     enum transcoder cpu_transcoder)
{
 if (DISPLAY_VER(display) >= 8)
  return EDP_PSR_STATUS(display, cpu_transcoder);
 else
  return HSW_SRD_STATUS;
}

static i915_reg_t psr_imr_reg(struct intel_display *display,
         enum transcoder cpu_transcoder)
{
 if (DISPLAY_VER(display) >= 12)
  return TRANS_PSR_IMR(display, cpu_transcoder);
 else
  return EDP_PSR_IMR;
}

static i915_reg_t psr_iir_reg(struct intel_display *display,
         enum transcoder cpu_transcoder)
{
 if (DISPLAY_VER(display) >= 12)
  return TRANS_PSR_IIR(display, cpu_transcoder);
 else
  return EDP_PSR_IIR;
}

static i915_reg_t psr_aux_ctl_reg(struct intel_display *display,
      enum transcoder cpu_transcoder)
{
 if (DISPLAY_VER(display) >= 8)
  return EDP_PSR_AUX_CTL(display, cpu_transcoder);
 else
  return HSW_SRD_AUX_CTL;
}

static i915_reg_t psr_aux_data_reg(struct intel_display *display,
       enum transcoder cpu_transcoder, int i)
{
 if (DISPLAY_VER(display) >= 8)
  return EDP_PSR_AUX_DATA(display, cpu_transcoder, i);
 else
  return HSW_SRD_AUX_DATA(i);
}

static void psr_irq_control(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 enum transcoder cpu_transcoder = intel_dp->psr.transcoder;
 u32 mask;

 if (intel_dp->psr.panel_replay_enabled)
  return;

 mask = psr_irq_psr_error_bit_get(intel_dp);
 if (intel_dp->psr.debug & I915_PSR_DEBUG_IRQ)
  mask |= psr_irq_post_exit_bit_get(intel_dp) |
   psr_irq_pre_entry_bit_get(intel_dp);

 intel_de_rmw(display, psr_imr_reg(display, cpu_transcoder),
       psr_irq_mask_get(intel_dp), ~mask);
}

static void psr_event_print(struct intel_display *display,
       u32 val, bool sel_update_enabled)
{
 drm_dbg_kms(display->drm, "PSR exit events: 0x%x\n", val);
 if (val & PSR_EVENT_PSR2_WD_TIMER_EXPIRE)
  drm_dbg_kms(display->drm, "\tPSR2 watchdog timer expired\n");
 if ((val & PSR_EVENT_PSR2_DISABLED) && sel_update_enabled)
  drm_dbg_kms(display->drm, "\tPSR2 disabled\n");
 if (val & PSR_EVENT_SU_DIRTY_FIFO_UNDERRUN)
  drm_dbg_kms(display->drm, "\tSU dirty FIFO underrun\n");
 if (val & PSR_EVENT_SU_CRC_FIFO_UNDERRUN)
  drm_dbg_kms(display->drm, "\tSU CRC FIFO underrun\n");
 if (val & PSR_EVENT_GRAPHICS_RESET)
  drm_dbg_kms(display->drm, "\tGraphics reset\n");
 if (val & PSR_EVENT_PCH_INTERRUPT)
  drm_dbg_kms(display->drm, "\tPCH interrupt\n");
 if (val & PSR_EVENT_MEMORY_UP)
  drm_dbg_kms(display->drm, "\tMemory up\n");
 if (val & PSR_EVENT_FRONT_BUFFER_MODIFY)
  drm_dbg_kms(display->drm, "\tFront buffer modification\n");
 if (val & PSR_EVENT_WD_TIMER_EXPIRE)
  drm_dbg_kms(display->drm, "\tPSR watchdog timer expired\n");
 if (val & PSR_EVENT_PIPE_REGISTERS_UPDATE)
  drm_dbg_kms(display->drm, "\tPIPE registers updated\n");
 if (val & PSR_EVENT_REGISTER_UPDATE)
  drm_dbg_kms(display->drm, "\tRegister updated\n");
 if (val & PSR_EVENT_HDCP_ENABLE)
  drm_dbg_kms(display->drm, "\tHDCP enabled\n");
 if (val & PSR_EVENT_KVMR_SESSION_ENABLE)
  drm_dbg_kms(display->drm, "\tKVMR session enabled\n");
 if (val & PSR_EVENT_VBI_ENABLE)
  drm_dbg_kms(display->drm, "\tVBI enabled\n");
 if (val & PSR_EVENT_LPSP_MODE_EXIT)
  drm_dbg_kms(display->drm, "\tLPSP mode exited\n");
 if ((val & PSR_EVENT_PSR_DISABLE) && !sel_update_enabled)
  drm_dbg_kms(display->drm, "\tPSR disabled\n");
}

void intel_psr_irq_handler(struct intel_dp *intel_dp, u32 psr_iir)
{
 struct intel_display *display = to_intel_display(intel_dp);
 enum transcoder cpu_transcoder = intel_dp->psr.transcoder;
 ktime_t time_ns =  ktime_get();

 if (psr_iir & psr_irq_pre_entry_bit_get(intel_dp)) {
  intel_dp->psr.last_entry_attempt = time_ns;
  drm_dbg_kms(display->drm,
       "[transcoder %s] PSR entry attempt in 2 vblanks\n",
       transcoder_name(cpu_transcoder));
 }

 if (psr_iir & psr_irq_post_exit_bit_get(intel_dp)) {
  intel_dp->psr.last_exit = time_ns;
  drm_dbg_kms(display->drm,
       "[transcoder %s] PSR exit completed\n",
       transcoder_name(cpu_transcoder));

  if (DISPLAY_VER(display) >= 9) {
   u32 val;

   val = intel_de_rmw(display,
        PSR_EVENT(display, cpu_transcoder),
        0, 0);

   psr_event_print(display, val, intel_dp->psr.sel_update_enabled);
  }
 }

 if (psr_iir & psr_irq_psr_error_bit_get(intel_dp)) {
  drm_warn(display->drm, "[transcoder %s] PSR aux error\n",
    transcoder_name(cpu_transcoder));

  intel_dp->psr.irq_aux_error = true;

  /*
 * If this interruption is not masked it will keep
 * interrupting so fast that it prevents the scheduled
 * work to run.
 * Also after a PSR error, we don't want to arm PSR
 * again so we don't care about unmask the interruption
 * or unset irq_aux_error.
 */
  intel_de_rmw(display, psr_imr_reg(display, cpu_transcoder),
        0, psr_irq_psr_error_bit_get(intel_dp));

  queue_work(display->wq.unordered, &intel_dp->psr.work);
 }
}

static u8 intel_dp_get_sink_sync_latency(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 u8 val = 8; /* assume the worst if we can't read the value */

 if (drm_dp_dpcd_readb(&intel_dp->aux,
         DP_SYNCHRONIZATION_LATENCY_IN_SINK, &val) == 1)
  val &= DP_MAX_RESYNC_FRAME_COUNT_MASK;
 else
  drm_dbg_kms(display->drm,
       "Unable to get sink synchronization latency, assuming 8 frames\n");
 return val;
}

static u8 intel_dp_get_su_capability(struct intel_dp *intel_dp)
{
 u8 su_capability = 0;

 if (intel_dp->psr.sink_panel_replay_su_support)
  drm_dp_dpcd_readb(&intel_dp->aux,
      DP_PANEL_REPLAY_CAP_CAPABILITY,
      &su_capability);
 else
  su_capability = intel_dp->psr_dpcd[1];

 return su_capability;
}

static unsigned int
intel_dp_get_su_x_granularity_offset(struct intel_dp *intel_dp)
{
 return intel_dp->psr.sink_panel_replay_su_support ?
  DP_PANEL_REPLAY_CAP_X_GRANULARITY :
  DP_PSR2_SU_X_GRANULARITY;
}

static unsigned int
intel_dp_get_su_y_granularity_offset(struct intel_dp *intel_dp)
{
 return intel_dp->psr.sink_panel_replay_su_support ?
  DP_PANEL_REPLAY_CAP_Y_GRANULARITY :
  DP_PSR2_SU_Y_GRANULARITY;
}

/*
 * Note: Bits related to granularity are same in panel replay and psr
 * registers. Rely on PSR definitions on these "common" bits.
 */
static void intel_dp_get_su_granularity(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 ssize_t r;
 u16 w;
 u8 y;

 /*
 * TODO: Do we need to take into account panel supporting both PSR and
 * Panel replay?
 */

 /*
 * If sink don't have specific granularity requirements set legacy
 * ones.
 */
 if (!(intel_dp_get_su_capability(intel_dp) &
       DP_PSR2_SU_GRANULARITY_REQUIRED)) {
  /* As PSR2 HW sends full lines, we do not care about x granularity */
  w = 4;
  y = 4;
  goto exit;
 }

 r = drm_dp_dpcd_read(&intel_dp->aux,
        intel_dp_get_su_x_granularity_offset(intel_dp),
        &w, 2);
 if (r != 2)
  drm_dbg_kms(display->drm,
       "Unable to read selective update x granularity\n");
 /*
 * Spec says that if the value read is 0 the default granularity should
 * be used instead.
 */
 if (r != 2 || w == 0)
  w = 4;

 r = drm_dp_dpcd_read(&intel_dp->aux,
        intel_dp_get_su_y_granularity_offset(intel_dp),
        &y, 1);
 if (r != 1) {
  drm_dbg_kms(display->drm,
       "Unable to read selective update y granularity\n");
  y = 4;
 }
 if (y == 0)
  y = 1;

exit:
 intel_dp->psr.su_w_granularity = w;
 intel_dp->psr.su_y_granularity = y;
}

static void _panel_replay_init_dpcd(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);

 if (intel_dp_is_edp(intel_dp)) {
  if (!intel_alpm_aux_less_wake_supported(intel_dp)) {
   drm_dbg_kms(display->drm,
        "Panel doesn't support AUX-less ALPM, eDP Panel Replay not possible\n");
   return;
  }

  if (!(intel_dp->pr_dpcd[INTEL_PR_DPCD_INDEX(DP_PANEL_REPLAY_CAP_SUPPORT)] &
        DP_PANEL_REPLAY_EARLY_TRANSPORT_SUPPORT)) {
   drm_dbg_kms(display->drm,
        "Panel doesn't support early transport, eDP Panel Replay not possible\n");
   return;
  }
 }

 intel_dp->psr.sink_panel_replay_support = true;

 if (intel_dp->pr_dpcd[INTEL_PR_DPCD_INDEX(DP_PANEL_REPLAY_CAP_SUPPORT)] &
     DP_PANEL_REPLAY_SU_SUPPORT)
  intel_dp->psr.sink_panel_replay_su_support = true;

 drm_dbg_kms(display->drm,
      "Panel replay %sis supported by panel\n",
      intel_dp->psr.sink_panel_replay_su_support ?
      "selective_update " : "");
}

static void _psr_init_dpcd(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);

 drm_dbg_kms(display->drm, "eDP panel supports PSR version %x\n",
      intel_dp->psr_dpcd[0]);

 if (drm_dp_has_quirk(&intel_dp->desc, DP_DPCD_QUIRK_NO_PSR)) {
  drm_dbg_kms(display->drm,
       "PSR support not currently available for this panel\n");
  return;
 }

 if (!(intel_dp->edp_dpcd[1] & DP_EDP_SET_POWER_CAP)) {
  drm_dbg_kms(display->drm,
       "Panel lacks power state control, PSR cannot be enabled\n");
  return;
 }

 intel_dp->psr.sink_support = true;
 intel_dp->psr.sink_sync_latency =
  intel_dp_get_sink_sync_latency(intel_dp);

 if (DISPLAY_VER(display) >= 9 &&
     intel_dp->psr_dpcd[0] >= DP_PSR2_WITH_Y_COORD_IS_SUPPORTED) {
  bool y_req = intel_dp->psr_dpcd[1] &
        DP_PSR2_SU_Y_COORDINATE_REQUIRED;

  /*
 * All panels that supports PSR version 03h (PSR2 +
 * Y-coordinate) can handle Y-coordinates in VSC but we are
 * only sure that it is going to be used when required by the
 * panel. This way panel is capable to do selective update
 * without a aux frame sync.
 *
 * To support PSR version 02h and PSR version 03h without
 * Y-coordinate requirement panels we would need to enable
 * GTC first.
 */
  intel_dp->psr.sink_psr2_support = y_req &&
   intel_alpm_aux_wake_supported(intel_dp);
  drm_dbg_kms(display->drm, "PSR2 %ssupported\n",
       intel_dp->psr.sink_psr2_support ? "" : "not ");
 }
}

void intel_psr_init_dpcd(struct intel_dp *intel_dp)
{
 drm_dp_dpcd_read(&intel_dp->aux, DP_PSR_SUPPORT, intel_dp->psr_dpcd,
    sizeof(intel_dp->psr_dpcd));

 drm_dp_dpcd_read(&intel_dp->aux, DP_PANEL_REPLAY_CAP_SUPPORT,
    &intel_dp->pr_dpcd, sizeof(intel_dp->pr_dpcd));

 if (intel_dp->pr_dpcd[INTEL_PR_DPCD_INDEX(DP_PANEL_REPLAY_CAP_SUPPORT)] &
     DP_PANEL_REPLAY_SUPPORT)
  _panel_replay_init_dpcd(intel_dp);

 if (intel_dp->psr_dpcd[0])
  _psr_init_dpcd(intel_dp);

 if (intel_dp->psr.sink_psr2_support ||
     intel_dp->psr.sink_panel_replay_su_support)
  intel_dp_get_su_granularity(intel_dp);
}

static void hsw_psr_setup_aux(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 enum transcoder cpu_transcoder = intel_dp->psr.transcoder;
 u32 aux_clock_divider, aux_ctl;
 /* write DP_SET_POWER=D0 */
 static const u8 aux_msg[] = {
  [0] = (DP_AUX_NATIVE_WRITE << 4) | ((DP_SET_POWER >> 16) & 0xf),
  [1] = (DP_SET_POWER >> 8) & 0xff,
  [2] = DP_SET_POWER & 0xff,
  [3] = 1 - 1,
  [4] = DP_SET_POWER_D0,
 };
 int i;

 BUILD_BUG_ON(sizeof(aux_msg) > 20);
 for (i = 0; i < sizeof(aux_msg); i += 4)
  intel_de_write(display,
          psr_aux_data_reg(display, cpu_transcoder, i >> 2),
          intel_dp_aux_pack(&aux_msg[i], sizeof(aux_msg) - i));

 aux_clock_divider = intel_dp->get_aux_clock_divider(intel_dp, 0);

 /* Start with bits set for DDI_AUX_CTL register */
 aux_ctl = intel_dp->get_aux_send_ctl(intel_dp, sizeof(aux_msg),
          aux_clock_divider);

 /* Select only valid bits for SRD_AUX_CTL */
 aux_ctl &= EDP_PSR_AUX_CTL_TIME_OUT_MASK |
  EDP_PSR_AUX_CTL_MESSAGE_SIZE_MASK |
  EDP_PSR_AUX_CTL_PRECHARGE_2US_MASK |
  EDP_PSR_AUX_CTL_BIT_CLOCK_2X_MASK;

 intel_de_write(display, psr_aux_ctl_reg(display, cpu_transcoder),
         aux_ctl);
}

static bool psr2_su_region_et_valid(struct intel_dp *intel_dp, bool panel_replay)
{
 struct intel_display *display = to_intel_display(intel_dp);

 if (DISPLAY_VER(display) < 20 || !intel_dp_is_edp(intel_dp) ||
     intel_dp->psr.debug & I915_PSR_DEBUG_SU_REGION_ET_DISABLE)
  return false;

 return panel_replay ?
  intel_dp->pr_dpcd[INTEL_PR_DPCD_INDEX(DP_PANEL_REPLAY_CAP_SUPPORT)] &
  DP_PANEL_REPLAY_EARLY_TRANSPORT_SUPPORT :
  intel_dp->psr_dpcd[0] == DP_PSR2_WITH_Y_COORD_ET_SUPPORTED &&
  psr2_su_region_et_global_enabled(intel_dp);
}

static void _panel_replay_enable_sink(struct intel_dp *intel_dp,
          const struct intel_crtc_state *crtc_state)
{
 u8 val = DP_PANEL_REPLAY_ENABLE |
  DP_PANEL_REPLAY_VSC_SDP_CRC_EN |
  DP_PANEL_REPLAY_UNRECOVERABLE_ERROR_EN |
  DP_PANEL_REPLAY_RFB_STORAGE_ERROR_EN |
  DP_PANEL_REPLAY_ACTIVE_FRAME_CRC_ERROR_EN;
 u8 panel_replay_config2 = DP_PANEL_REPLAY_CRC_VERIFICATION;

 if (crtc_state->has_sel_update)
  val |= DP_PANEL_REPLAY_SU_ENABLE;

 if (crtc_state->enable_psr2_su_region_et)
  val |= DP_PANEL_REPLAY_ENABLE_SU_REGION_ET;

 if (crtc_state->req_psr2_sdp_prior_scanline)
  panel_replay_config2 |=
   DP_PANEL_REPLAY_SU_REGION_SCANLINE_CAPTURE;

 drm_dp_dpcd_writeb(&intel_dp->aux, PANEL_REPLAY_CONFIG, val);

 drm_dp_dpcd_writeb(&intel_dp->aux, PANEL_REPLAY_CONFIG2,
      panel_replay_config2);
}

static void _psr_enable_sink(struct intel_dp *intel_dp,
        const struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 u8 val = 0;

 if (crtc_state->has_sel_update) {
  val |= DP_PSR_ENABLE_PSR2 | DP_PSR_IRQ_HPD_WITH_CRC_ERRORS;
 } else {
  if (intel_dp->psr.link_standby)
   val |= DP_PSR_MAIN_LINK_ACTIVE;

  if (DISPLAY_VER(display) >= 8)
   val |= DP_PSR_CRC_VERIFICATION;
 }

 if (crtc_state->req_psr2_sdp_prior_scanline)
  val |= DP_PSR_SU_REGION_SCANLINE_CAPTURE;

 if (crtc_state->enable_psr2_su_region_et)
  val |= DP_PANEL_REPLAY_ENABLE_SU_REGION_ET;

 if (intel_dp->psr.entry_setup_frames > 0)
  val |= DP_PSR_FRAME_CAPTURE;
 drm_dp_dpcd_writeb(&intel_dp->aux, DP_PSR_EN_CFG, val);

 val |= DP_PSR_ENABLE;
 drm_dp_dpcd_writeb(&intel_dp->aux, DP_PSR_EN_CFG, val);
}

static void intel_psr_enable_sink(struct intel_dp *intel_dp,
      const struct intel_crtc_state *crtc_state)
{
 intel_alpm_enable_sink(intel_dp, crtc_state);

 crtc_state->has_panel_replay ?
  _panel_replay_enable_sink(intel_dp, crtc_state) :
  _psr_enable_sink(intel_dp, crtc_state);

 if (intel_dp_is_edp(intel_dp))
  drm_dp_dpcd_writeb(&intel_dp->aux, DP_SET_POWER, DP_SET_POWER_D0);
}

void intel_psr_panel_replay_enable_sink(struct intel_dp *intel_dp)
{
 if (CAN_PANEL_REPLAY(intel_dp))
  drm_dp_dpcd_writeb(&intel_dp->aux, PANEL_REPLAY_CONFIG,
       DP_PANEL_REPLAY_ENABLE);
}

static u32 intel_psr1_get_tp_time(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 struct intel_connector *connector = intel_dp->attached_connector;
 u32 val = 0;

 if (DISPLAY_VER(display) >= 11)
  val |= EDP_PSR_TP4_TIME_0us;

 if (display->params.psr_safest_params) {
  val |= EDP_PSR_TP1_TIME_2500us;
  val |= EDP_PSR_TP2_TP3_TIME_2500us;
  goto check_tp3_sel;
 }

 if (connector->panel.vbt.psr.tp1_wakeup_time_us == 0)
  val |= EDP_PSR_TP1_TIME_0us;
 else if (connector->panel.vbt.psr.tp1_wakeup_time_us <= 100)
  val |= EDP_PSR_TP1_TIME_100us;
 else if (connector->panel.vbt.psr.tp1_wakeup_time_us <= 500)
  val |= EDP_PSR_TP1_TIME_500us;
 else
  val |= EDP_PSR_TP1_TIME_2500us;

 if (connector->panel.vbt.psr.tp2_tp3_wakeup_time_us == 0)
  val |= EDP_PSR_TP2_TP3_TIME_0us;
 else if (connector->panel.vbt.psr.tp2_tp3_wakeup_time_us <= 100)
  val |= EDP_PSR_TP2_TP3_TIME_100us;
 else if (connector->panel.vbt.psr.tp2_tp3_wakeup_time_us <= 500)
  val |= EDP_PSR_TP2_TP3_TIME_500us;
 else
  val |= EDP_PSR_TP2_TP3_TIME_2500us;

 /*
 * WA 0479: hsw,bdw
 * "Do not skip both TP1 and TP2/TP3"
 */
 if (DISPLAY_VER(display) < 9 &&
     connector->panel.vbt.psr.tp1_wakeup_time_us == 0 &&
     connector->panel.vbt.psr.tp2_tp3_wakeup_time_us == 0)
  val |= EDP_PSR_TP2_TP3_TIME_100us;

check_tp3_sel:
 if (intel_dp_source_supports_tps3(display) &&
     drm_dp_tps3_supported(intel_dp->dpcd))
  val |= EDP_PSR_TP_TP1_TP3;
 else
  val |= EDP_PSR_TP_TP1_TP2;

 return val;
}

static u8 psr_compute_idle_frames(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 struct intel_connector *connector = intel_dp->attached_connector;
 int idle_frames;

 /* Let's use 6 as the minimum to cover all known cases including the
 * off-by-one issue that HW has in some cases.
 */
 idle_frames = max(6, connector->panel.vbt.psr.idle_frames);
 idle_frames = max(idle_frames, intel_dp->psr.sink_sync_latency + 1);

 if (drm_WARN_ON(display->drm, idle_frames > 0xf))
  idle_frames = 0xf;

 return idle_frames;
}

static bool is_dc5_dc6_blocked(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 u32 current_dc_state = intel_display_power_get_current_dc_state(display);
 struct intel_crtc *crtc = intel_crtc_for_pipe(display, intel_dp->psr.pipe);
 struct drm_vblank_crtc *vblank = drm_crtc_vblank_crtc(&crtc->base);

 return (current_dc_state != DC_STATE_EN_UPTO_DC5 &&
  current_dc_state != DC_STATE_EN_UPTO_DC6) ||
  intel_dp->psr.active_non_psr_pipes ||
  READ_ONCE(vblank->enabled);
}

static void hsw_activate_psr1(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 enum transcoder cpu_transcoder = intel_dp->psr.transcoder;
 u32 max_sleep_time = 0x1f;
 u32 val = EDP_PSR_ENABLE;

 val |= EDP_PSR_IDLE_FRAMES(psr_compute_idle_frames(intel_dp));

 if (DISPLAY_VER(display) < 20)
  val |= EDP_PSR_MAX_SLEEP_TIME(max_sleep_time);

 if (display->platform.haswell)
  val |= EDP_PSR_MIN_LINK_ENTRY_TIME_8_LINES;

 if (intel_dp->psr.link_standby)
  val |= EDP_PSR_LINK_STANDBY;

 val |= intel_psr1_get_tp_time(intel_dp);

 if (DISPLAY_VER(display) >= 8)
  val |= EDP_PSR_CRC_ENABLE;

 if (DISPLAY_VER(display) >= 20)
  val |= LNL_EDP_PSR_ENTRY_SETUP_FRAMES(intel_dp->psr.entry_setup_frames);

 intel_de_rmw(display, psr_ctl_reg(display, cpu_transcoder),
       ~EDP_PSR_RESTORE_PSR_ACTIVE_CTX_MASK, val);

 /* Wa_16025596647 */
 if ((DISPLAY_VER(display) == 20 ||
      IS_DISPLAY_VERx100_STEP(display, 3000, STEP_A0, STEP_B0)) &&
     is_dc5_dc6_blocked(intel_dp))
  intel_dmc_start_pkgc_exit_at_start_of_undelayed_vblank(display,
               intel_dp->psr.pipe,
               true);
}

static u32 intel_psr2_get_tp_time(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 struct intel_connector *connector = intel_dp->attached_connector;
 u32 val = 0;

 if (display->params.psr_safest_params)
  return EDP_PSR2_TP2_TIME_2500us;

 if (connector->panel.vbt.psr.psr2_tp2_tp3_wakeup_time_us >= 0 &&
     connector->panel.vbt.psr.psr2_tp2_tp3_wakeup_time_us <= 50)
  val |= EDP_PSR2_TP2_TIME_50us;
 else if (connector->panel.vbt.psr.psr2_tp2_tp3_wakeup_time_us <= 100)
  val |= EDP_PSR2_TP2_TIME_100us;
 else if (connector->panel.vbt.psr.psr2_tp2_tp3_wakeup_time_us <= 500)
  val |= EDP_PSR2_TP2_TIME_500us;
 else
  val |= EDP_PSR2_TP2_TIME_2500us;

 return val;
}

static int psr2_block_count_lines(struct intel_dp *intel_dp)
{
 return intel_dp->alpm_parameters.io_wake_lines < 9 &&
  intel_dp->alpm_parameters.fast_wake_lines < 9 ? 8 : 12;
}

static int psr2_block_count(struct intel_dp *intel_dp)
{
 return psr2_block_count_lines(intel_dp) / 4;
}

static u8 frames_before_su_entry(struct intel_dp *intel_dp)
{
 u8 frames_before_su_entry;

 frames_before_su_entry = max_t(u8,
           intel_dp->psr.sink_sync_latency + 1,
           2);

 /* Entry setup frames must be at least 1 less than frames before SU entry */
 if (intel_dp->psr.entry_setup_frames >= frames_before_su_entry)
  frames_before_su_entry = intel_dp->psr.entry_setup_frames + 1;

 return frames_before_su_entry;
}

static void dg2_activate_panel_replay(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 struct intel_psr *psr = &intel_dp->psr;
 enum transcoder cpu_transcoder = intel_dp->psr.transcoder;

 if (intel_dp_is_edp(intel_dp) && psr->sel_update_enabled) {
  u32 val = psr->su_region_et_enabled ?
   LNL_EDP_PSR2_SU_REGION_ET_ENABLE : 0;

  if (intel_dp->psr.req_psr2_sdp_prior_scanline)
   val |= EDP_PSR2_SU_SDP_SCANLINE;

  intel_de_write(display, EDP_PSR2_CTL(display, cpu_transcoder),
          val);
 }

 intel_de_rmw(display,
       PSR2_MAN_TRK_CTL(display, intel_dp->psr.transcoder),
       0, ADLP_PSR2_MAN_TRK_CTL_SF_CONTINUOS_FULL_FRAME);

 intel_de_rmw(display, TRANS_DP2_CTL(intel_dp->psr.transcoder), 0,
       TRANS_DP2_PANEL_REPLAY_ENABLE);
}

static void hsw_activate_psr2(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 enum transcoder cpu_transcoder = intel_dp->psr.transcoder;
 u32 val = EDP_PSR2_ENABLE;
 u32 psr_val = 0;
 u8 idle_frames;

 /* Wa_16025596647 */
 if ((DISPLAY_VER(display) == 20 ||
      IS_DISPLAY_VERx100_STEP(display, 3000, STEP_A0, STEP_B0)) &&
     is_dc5_dc6_blocked(intel_dp))
  idle_frames = 0;
 else
  idle_frames = psr_compute_idle_frames(intel_dp);
 val |= EDP_PSR2_IDLE_FRAMES(idle_frames);

 if (DISPLAY_VER(display) < 14 && !display->platform.alderlake_p)
  val |= EDP_SU_TRACK_ENABLE;

 if (DISPLAY_VER(display) >= 10 && DISPLAY_VER(display) < 13)
  val |= EDP_Y_COORDINATE_ENABLE;

 val |= EDP_PSR2_FRAME_BEFORE_SU(frames_before_su_entry(intel_dp));

 val |= intel_psr2_get_tp_time(intel_dp);

 if (DISPLAY_VER(display) >= 12 && DISPLAY_VER(display) < 20) {
  if (psr2_block_count(intel_dp) > 2)
   val |= TGL_EDP_PSR2_BLOCK_COUNT_NUM_3;
  else
   val |= TGL_EDP_PSR2_BLOCK_COUNT_NUM_2;
 }

 /* Wa_22012278275:adl-p */
 if (display->platform.alderlake_p && IS_DISPLAY_STEP(display, STEP_A0, STEP_E0)) {
  static const u8 map[] = {
   2, /* 5 lines */
   1, /* 6 lines */
   0, /* 7 lines */
   3, /* 8 lines */
   6, /* 9 lines */
   5, /* 10 lines */
   4, /* 11 lines */
   7, /* 12 lines */
  };
  /*
 * Still using the default IO_BUFFER_WAKE and FAST_WAKE, see
 * comments below for more information
 */
  int tmp;

  tmp = map[intel_dp->alpm_parameters.io_wake_lines -
     TGL_EDP_PSR2_IO_BUFFER_WAKE_MIN_LINES];
  val |= TGL_EDP_PSR2_IO_BUFFER_WAKE(tmp + TGL_EDP_PSR2_IO_BUFFER_WAKE_MIN_LINES);

  tmp = map[intel_dp->alpm_parameters.fast_wake_lines - TGL_EDP_PSR2_FAST_WAKE_MIN_LINES];
  val |= TGL_EDP_PSR2_FAST_WAKE(tmp + TGL_EDP_PSR2_FAST_WAKE_MIN_LINES);
 } else if (DISPLAY_VER(display) >= 20) {
  val |= LNL_EDP_PSR2_IO_BUFFER_WAKE(intel_dp->alpm_parameters.io_wake_lines);
 } else if (DISPLAY_VER(display) >= 12) {
  val |= TGL_EDP_PSR2_IO_BUFFER_WAKE(intel_dp->alpm_parameters.io_wake_lines);
  val |= TGL_EDP_PSR2_FAST_WAKE(intel_dp->alpm_parameters.fast_wake_lines);
 } else if (DISPLAY_VER(display) >= 9) {
  val |= EDP_PSR2_IO_BUFFER_WAKE(intel_dp->alpm_parameters.io_wake_lines);
  val |= EDP_PSR2_FAST_WAKE(intel_dp->alpm_parameters.fast_wake_lines);
 }

 if (intel_dp->psr.req_psr2_sdp_prior_scanline)
  val |= EDP_PSR2_SU_SDP_SCANLINE;

 if (DISPLAY_VER(display) >= 20)
  psr_val |= LNL_EDP_PSR_ENTRY_SETUP_FRAMES(intel_dp->psr.entry_setup_frames);

 if (intel_dp->psr.psr2_sel_fetch_enabled) {
  u32 tmp;

  tmp = intel_de_read(display,
        PSR2_MAN_TRK_CTL(display, cpu_transcoder));
  drm_WARN_ON(display->drm, !(tmp & PSR2_MAN_TRK_CTL_ENABLE));
 } else if (HAS_PSR2_SEL_FETCH(display)) {
  intel_de_write(display,
          PSR2_MAN_TRK_CTL(display, cpu_transcoder), 0);
 }

 if (intel_dp->psr.su_region_et_enabled)
  val |= LNL_EDP_PSR2_SU_REGION_ET_ENABLE;

 /*
 * PSR2 HW is incorrectly using EDP_PSR_TP1_TP3_SEL and BSpec is
 * recommending keep this bit unset while PSR2 is enabled.
 */
 intel_de_write(display, psr_ctl_reg(display, cpu_transcoder), psr_val);

 intel_de_write(display, EDP_PSR2_CTL(display, cpu_transcoder), val);
}

static bool
transcoder_has_psr2(struct intel_display *display, enum transcoder cpu_transcoder)
{
 if (display->platform.alderlake_p || DISPLAY_VER(display) >= 14)
  return cpu_transcoder == TRANSCODER_A || cpu_transcoder == TRANSCODER_B;
 else if (DISPLAY_VER(display) >= 12)
  return cpu_transcoder == TRANSCODER_A;
 else if (DISPLAY_VER(display) >= 9)
  return cpu_transcoder == TRANSCODER_EDP;
 else
  return false;
}

static u32 intel_get_frame_time_us(const struct intel_crtc_state *crtc_state)
{
 if (!crtc_state->hw.active)
  return 0;

 return DIV_ROUND_UP(1000 * 1000,
       drm_mode_vrefresh(&crtc_state->hw.adjusted_mode));
}

static void psr2_program_idle_frames(struct intel_dp *intel_dp,
         u32 idle_frames)
{
 struct intel_display *display = to_intel_display(intel_dp);
 enum transcoder cpu_transcoder = intel_dp->psr.transcoder;

 intel_de_rmw(display, EDP_PSR2_CTL(display, cpu_transcoder),
       EDP_PSR2_IDLE_FRAMES_MASK,
       EDP_PSR2_IDLE_FRAMES(idle_frames));
}

static void tgl_psr2_enable_dc3co(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);

 psr2_program_idle_frames(intel_dp, 0);
 intel_display_power_set_target_dc_state(display, DC_STATE_EN_DC3CO);
}

static void tgl_psr2_disable_dc3co(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);

 intel_display_power_set_target_dc_state(display, DC_STATE_EN_UPTO_DC6);
 psr2_program_idle_frames(intel_dp, psr_compute_idle_frames(intel_dp));
}

static void tgl_dc3co_disable_work(struct work_struct *work)
{
 struct intel_dp *intel_dp =
  container_of(work, typeof(*intel_dp), psr.dc3co_work.work);

 mutex_lock(&intel_dp->psr.lock);
 /* If delayed work is pending, it is not idle */
 if (delayed_work_pending(&intel_dp->psr.dc3co_work))
  goto unlock;

 tgl_psr2_disable_dc3co(intel_dp);
unlock:
 mutex_unlock(&intel_dp->psr.lock);
}

static void tgl_disallow_dc3co_on_psr2_exit(struct intel_dp *intel_dp)
{
 if (!intel_dp->psr.dc3co_exitline)
  return;

 cancel_delayed_work(&intel_dp->psr.dc3co_work);
 /* Before PSR2 exit disallow dc3co*/
 tgl_psr2_disable_dc3co(intel_dp);
}

static bool
dc3co_is_pipe_port_compatible(struct intel_dp *intel_dp,
         struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 struct intel_digital_port *dig_port = dp_to_dig_port(intel_dp);
 enum pipe pipe = to_intel_crtc(crtc_state->uapi.crtc)->pipe;
 enum port port = dig_port->base.port;

 if (display->platform.alderlake_p || DISPLAY_VER(display) >= 14)
  return pipe <= PIPE_B && port <= PORT_B;
 else
  return pipe == PIPE_A && port == PORT_A;
}

static void
tgl_dc3co_exitline_compute_config(struct intel_dp *intel_dp,
      struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 const u32 crtc_vdisplay = crtc_state->uapi.adjusted_mode.crtc_vdisplay;
 struct i915_power_domains *power_domains = &display->power.domains;
 u32 exit_scanlines;

 /*
 * FIXME: Due to the changed sequence of activating/deactivating DC3CO,
 * disable DC3CO until the changed dc3co activating/deactivating sequence
 * is applied. B.Specs:49196
 */
 return;

 /*
 * DMC's DC3CO exit mechanism has an issue with Selective Fecth
 * TODO: when the issue is addressed, this restriction should be removed.
 */
 if (crtc_state->enable_psr2_sel_fetch)
  return;

 if (!(power_domains->allowed_dc_mask & DC_STATE_EN_DC3CO))
  return;

 if (!dc3co_is_pipe_port_compatible(intel_dp, crtc_state))
  return;

 /* Wa_16011303918:adl-p */
 if (display->platform.alderlake_p && IS_DISPLAY_STEP(display, STEP_A0, STEP_B0))
  return;

 /*
 * DC3CO Exit time 200us B.Spec 49196
 * PSR2 transcoder Early Exit scanlines = ROUNDUP(200 / line time) + 1
 */
 exit_scanlines =
  intel_usecs_to_scanlines(&crtc_state->uapi.adjusted_mode, 200) + 1;

 if (drm_WARN_ON(display->drm, exit_scanlines > crtc_vdisplay))
  return;

 crtc_state->dc3co_exitline = crtc_vdisplay - exit_scanlines;
}

static bool intel_psr2_sel_fetch_config_valid(struct intel_dp *intel_dp,
           struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);

 if (!display->params.enable_psr2_sel_fetch &&
     intel_dp->psr.debug != I915_PSR_DEBUG_ENABLE_SEL_FETCH) {
  drm_dbg_kms(display->drm,
       "PSR2 sel fetch not enabled, disabled by parameter\n");
  return false;
 }

 if (crtc_state->uapi.async_flip) {
  drm_dbg_kms(display->drm,
       "PSR2 sel fetch not enabled, async flip enabled\n");
  return false;
 }

 return crtc_state->enable_psr2_sel_fetch = true;
}

static bool psr2_granularity_check(struct intel_dp *intel_dp,
       struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 const struct drm_dsc_config *vdsc_cfg = &crtc_state->dsc.config;
 const int crtc_hdisplay = crtc_state->hw.adjusted_mode.crtc_hdisplay;
 const int crtc_vdisplay = crtc_state->hw.adjusted_mode.crtc_vdisplay;
 u16 y_granularity = 0;

 /* PSR2 HW only send full lines so we only need to validate the width */
 if (crtc_hdisplay % intel_dp->psr.su_w_granularity)
  return false;

 if (crtc_vdisplay % intel_dp->psr.su_y_granularity)
  return false;

 /* HW tracking is only aligned to 4 lines */
 if (!crtc_state->enable_psr2_sel_fetch)
  return intel_dp->psr.su_y_granularity == 4;

 /*
 * adl_p and mtl platforms have 1 line granularity.
 * For other platforms with SW tracking we can adjust the y coordinates
 * to match sink requirement if multiple of 4.
 */
 if (display->platform.alderlake_p || DISPLAY_VER(display) >= 14)
  y_granularity = intel_dp->psr.su_y_granularity;
 else if (intel_dp->psr.su_y_granularity <= 2)
  y_granularity = 4;
 else if ((intel_dp->psr.su_y_granularity % 4) == 0)
  y_granularity = intel_dp->psr.su_y_granularity;

 if (y_granularity == 0 || crtc_vdisplay % y_granularity)
  return false;

 if (crtc_state->dsc.compression_enable &&
     vdsc_cfg->slice_height % y_granularity)
  return false;

 crtc_state->su_y_granularity = y_granularity;
 return true;
}

static bool _compute_psr2_sdp_prior_scanline_indication(struct intel_dp *intel_dp,
       struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 const struct drm_display_mode *adjusted_mode = &crtc_state->uapi.adjusted_mode;
 u32 hblank_total, hblank_ns, req_ns;

 hblank_total = adjusted_mode->crtc_hblank_end - adjusted_mode->crtc_hblank_start;
 hblank_ns = div_u64(1000000ULL * hblank_total, adjusted_mode->crtc_clock);

 /* From spec: ((60 / number of lanes) + 11) * 1000 / symbol clock frequency MHz */
 req_ns = ((60 / crtc_state->lane_count) + 11) * 1000 / (crtc_state->port_clock / 1000);

 if ((hblank_ns - req_ns) > 100)
  return true;

 /* Not supported <13 / Wa_22012279113:adl-p */
 if (DISPLAY_VER(display) < 14 || intel_dp->edp_dpcd[0] < DP_EDP_14b)
  return false;

 crtc_state->req_psr2_sdp_prior_scanline = true;
 return true;
}

static int intel_psr_entry_setup_frames(struct intel_dp *intel_dp,
     const struct drm_display_mode *adjusted_mode)
{
 struct intel_display *display = to_intel_display(intel_dp);
 int psr_setup_time = drm_dp_psr_setup_time(intel_dp->psr_dpcd);
 int entry_setup_frames = 0;

 if (psr_setup_time < 0) {
  drm_dbg_kms(display->drm,
       "PSR condition failed: Invalid PSR setup time (0x%02x)\n",
       intel_dp->psr_dpcd[1]);
  return -ETIME;
 }

 if (intel_usecs_to_scanlines(adjusted_mode, psr_setup_time) >
     adjusted_mode->crtc_vtotal - adjusted_mode->crtc_vdisplay - 1) {
  if (DISPLAY_VER(display) >= 20) {
   /* setup entry frames can be up to 3 frames */
   entry_setup_frames = 1;
   drm_dbg_kms(display->drm,
        "PSR setup entry frames %d\n",
        entry_setup_frames);
  } else {
   drm_dbg_kms(display->drm,
        "PSR condition failed: PSR setup time (%d us) too long\n",
        psr_setup_time);
   return -ETIME;
  }
 }

 return entry_setup_frames;
}

static bool wake_lines_fit_into_vblank(struct intel_dp *intel_dp,
           const struct intel_crtc_state *crtc_state,
           bool aux_less)
{
 struct intel_display *display = to_intel_display(intel_dp);
 int vblank = crtc_state->hw.adjusted_mode.crtc_vblank_end -
  crtc_state->hw.adjusted_mode.crtc_vblank_start;
 int wake_lines;

 if (aux_less)
  wake_lines = intel_dp->alpm_parameters.aux_less_wake_lines;
 else
  wake_lines = DISPLAY_VER(display) < 20 ?
   psr2_block_count_lines(intel_dp) :
   intel_dp->alpm_parameters.io_wake_lines;

 if (crtc_state->req_psr2_sdp_prior_scanline)
  vblank -= 1;

 /* Vblank >= PSR2_CTL Block Count Number maximum line count */
 if (vblank < wake_lines)
  return false;

 return true;
}

static bool alpm_config_valid(struct intel_dp *intel_dp,
         const struct intel_crtc_state *crtc_state,
         bool aux_less)
{
 struct intel_display *display = to_intel_display(intel_dp);

 if (!intel_alpm_compute_params(intel_dp, crtc_state)) {
  drm_dbg_kms(display->drm,
       "PSR2/Panel Replay not enabled, Unable to use long enough wake times\n");
  return false;
 }

 if (!wake_lines_fit_into_vblank(intel_dp, crtc_state, aux_less)) {
  drm_dbg_kms(display->drm,
       "PSR2/Panel Replay not enabled, too short vblank time\n");
  return false;
 }

 return true;
}

static bool intel_psr2_config_valid(struct intel_dp *intel_dp,
        struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 int crtc_hdisplay = crtc_state->hw.adjusted_mode.crtc_hdisplay;
 int crtc_vdisplay = crtc_state->hw.adjusted_mode.crtc_vdisplay;
 int psr_max_h = 0, psr_max_v = 0, max_bpp = 0;

 if (!intel_dp->psr.sink_psr2_support)
  return false;

 /* JSL and EHL only supports eDP 1.3 */
 if (display->platform.jasperlake || display->platform.elkhartlake) {
  drm_dbg_kms(display->drm, "PSR2 not supported by phy\n");
  return false;
 }

 /* Wa_16011181250 */
 if (display->platform.rocketlake || display->platform.alderlake_s ||
     display->platform.dg2) {
  drm_dbg_kms(display->drm,
       "PSR2 is defeatured for this platform\n");
  return false;
 }

 if (display->platform.alderlake_p && IS_DISPLAY_STEP(display, STEP_A0, STEP_B0)) {
  drm_dbg_kms(display->drm,
       "PSR2 not completely functional in this stepping\n");
  return false;
 }

 if (!transcoder_has_psr2(display, crtc_state->cpu_transcoder)) {
  drm_dbg_kms(display->drm,
       "PSR2 not supported in transcoder %s\n",
       transcoder_name(crtc_state->cpu_transcoder));
  return false;
 }

 /*
 * DSC and PSR2 cannot be enabled simultaneously. If a requested
 * resolution requires DSC to be enabled, priority is given to DSC
 * over PSR2.
 */
 if (crtc_state->dsc.compression_enable &&
     (DISPLAY_VER(display) < 14 && !display->platform.alderlake_p)) {
  drm_dbg_kms(display->drm,
       "PSR2 cannot be enabled since DSC is enabled\n");
  return false;
 }

 if (DISPLAY_VER(display) >= 20) {
  psr_max_h = crtc_hdisplay;
  psr_max_v = crtc_vdisplay;
  max_bpp = crtc_state->pipe_bpp;
 } else if (IS_DISPLAY_VER(display, 12, 14)) {
  psr_max_h = 5120;
  psr_max_v = 3200;
  max_bpp = 30;
 } else if (IS_DISPLAY_VER(display, 10, 11)) {
  psr_max_h = 4096;
  psr_max_v = 2304;
  max_bpp = 24;
 } else if (DISPLAY_VER(display) == 9) {
  psr_max_h = 3640;
  psr_max_v = 2304;
  max_bpp = 24;
 }

 if (crtc_state->pipe_bpp > max_bpp) {
  drm_dbg_kms(display->drm,
       "PSR2 not enabled, pipe bpp %d > max supported %d\n",
       crtc_state->pipe_bpp, max_bpp);
  return false;
 }

 /* Wa_16011303918:adl-p */
 if (crtc_state->vrr.enable &&
     display->platform.alderlake_p && IS_DISPLAY_STEP(display, STEP_A0, STEP_B0)) {
  drm_dbg_kms(display->drm,
       "PSR2 not enabled, not compatible with HW stepping + VRR\n");
  return false;
 }

 if (!alpm_config_valid(intel_dp, crtc_state, false))
  return false;

 if (!crtc_state->enable_psr2_sel_fetch &&
     (crtc_hdisplay > psr_max_h || crtc_vdisplay > psr_max_v)) {
  drm_dbg_kms(display->drm,
       "PSR2 not enabled, resolution %dx%d > max supported %dx%d\n",
       crtc_hdisplay, crtc_vdisplay,
       psr_max_h, psr_max_v);
  return false;
 }

 tgl_dc3co_exitline_compute_config(intel_dp, crtc_state);

 return true;
}

static bool intel_sel_update_config_valid(struct intel_dp *intel_dp,
       struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);

 if (HAS_PSR2_SEL_FETCH(display) &&
     !intel_psr2_sel_fetch_config_valid(intel_dp, crtc_state) &&
     !HAS_PSR_HW_TRACKING(display)) {
  drm_dbg_kms(display->drm,
       "Selective update not enabled, selective fetch not valid and no HW tracking available\n");
  goto unsupported;
 }

 if (!psr2_global_enabled(intel_dp)) {
  drm_dbg_kms(display->drm,
       "Selective update disabled by flag\n");
  goto unsupported;
 }

 if (!crtc_state->has_panel_replay && !intel_psr2_config_valid(intel_dp, crtc_state))
  goto unsupported;

 if (!_compute_psr2_sdp_prior_scanline_indication(intel_dp, crtc_state)) {
  drm_dbg_kms(display->drm,
       "Selective update not enabled, SDP indication do not fit in hblank\n");
  goto unsupported;
 }

 if (crtc_state->has_panel_replay && (DISPLAY_VER(display) < 14 ||
          !intel_dp->psr.sink_panel_replay_su_support))
  goto unsupported;

 if (crtc_state->crc_enabled) {
  drm_dbg_kms(display->drm,
       "Selective update not enabled because it would inhibit pipe CRC calculation\n");
  goto unsupported;
 }

 if (!psr2_granularity_check(intel_dp, crtc_state)) {
  drm_dbg_kms(display->drm,
       "Selective update not enabled, SU granularity not compatible\n");
  goto unsupported;
 }

 crtc_state->enable_psr2_su_region_et =
  psr2_su_region_et_valid(intel_dp, crtc_state->has_panel_replay);

 return true;

unsupported:
 crtc_state->enable_psr2_sel_fetch = false;
 return false;
}

static bool _psr_compute_config(struct intel_dp *intel_dp,
    struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 const struct drm_display_mode *adjusted_mode = &crtc_state->hw.adjusted_mode;
 int entry_setup_frames;

 if (!CAN_PSR(intel_dp))
  return false;

 /*
 * Currently PSR doesn't work reliably with VRR enabled.
 */
 if (crtc_state->vrr.enable)
  return false;

 entry_setup_frames = intel_psr_entry_setup_frames(intel_dp, adjusted_mode);

 if (entry_setup_frames >= 0) {
  intel_dp->psr.entry_setup_frames = entry_setup_frames;
 } else {
  drm_dbg_kms(display->drm,
       "PSR condition failed: PSR setup timing not met\n");
  return false;
 }

 return true;
}

static bool
_panel_replay_compute_config(struct intel_dp *intel_dp,
        const struct intel_crtc_state *crtc_state,
        const struct drm_connector_state *conn_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 struct intel_connector *connector =
  to_intel_connector(conn_state->connector);
 struct intel_hdcp *hdcp = &connector->hdcp;

 if (!CAN_PANEL_REPLAY(intel_dp))
  return false;

 if (!panel_replay_global_enabled(intel_dp)) {
  drm_dbg_kms(display->drm, "Panel Replay disabled by flag\n");
  return false;
 }

 if (crtc_state->crc_enabled) {
  drm_dbg_kms(display->drm,
       "Panel Replay not enabled because it would inhibit pipe CRC calculation\n");
  return false;
 }

 if (!intel_dp_is_edp(intel_dp))
  return true;

 /* Remaining checks are for eDP only */

 if (to_intel_crtc(crtc_state->uapi.crtc)->pipe != PIPE_A &&
     to_intel_crtc(crtc_state->uapi.crtc)->pipe != PIPE_B)
  return false;

 /* 128b/132b Panel Replay is not supported on eDP */
 if (intel_dp_is_uhbr(crtc_state)) {
  drm_dbg_kms(display->drm,
       "Panel Replay is not supported with 128b/132b\n");
  return false;
 }

 /* HW will not allow Panel Replay on eDP when HDCP enabled */
 if (conn_state->content_protection ==
     DRM_MODE_CONTENT_PROTECTION_DESIRED ||
     (conn_state->content_protection ==
      DRM_MODE_CONTENT_PROTECTION_ENABLED && hdcp->value ==
      DRM_MODE_CONTENT_PROTECTION_UNDESIRED)) {
  drm_dbg_kms(display->drm,
       "Panel Replay is not supported with HDCP\n");
  return false;
 }

 if (!alpm_config_valid(intel_dp, crtc_state, true))
  return false;

 return true;
}

static bool intel_psr_needs_wa_18037818876(struct intel_dp *intel_dp,
        struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);

 return (DISPLAY_VER(display) == 20 && intel_dp->psr.entry_setup_frames > 0 &&
  !crtc_state->has_sel_update);
}

void intel_psr_compute_config(struct intel_dp *intel_dp,
         struct intel_crtc_state *crtc_state,
         struct drm_connector_state *conn_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 const struct drm_display_mode *adjusted_mode = &crtc_state->hw.adjusted_mode;
 struct intel_atomic_state *state = to_intel_atomic_state(crtc_state->uapi.state);
 struct intel_crtc *crtc;
 u8 active_pipes = 0;

 if (!psr_global_enabled(intel_dp)) {
  drm_dbg_kms(display->drm, "PSR disabled by flag\n");
  return;
 }

 if (intel_dp->psr.sink_not_reliable) {
  drm_dbg_kms(display->drm,
       "PSR sink implementation is not reliable\n");
  return;
 }

 if (adjusted_mode->flags & DRM_MODE_FLAG_INTERLACE) {
  drm_dbg_kms(display->drm,
       "PSR condition failed: Interlaced mode enabled\n");
  return;
 }

 /*
 * FIXME figure out what is wrong with PSR+joiner and
 * fix it. Presumably something related to the fact that
 * PSR is a transcoder level feature.
 */
 if (crtc_state->joiner_pipes) {
  drm_dbg_kms(display->drm,
       "PSR disabled due to joiner\n");
  return;
 }

 crtc_state->has_panel_replay = _panel_replay_compute_config(intel_dp,
            crtc_state,
            conn_state);

 crtc_state->has_psr = crtc_state->has_panel_replay ? true :
  _psr_compute_config(intel_dp, crtc_state);

 if (!crtc_state->has_psr)
  return;

 crtc_state->has_sel_update = intel_sel_update_config_valid(intel_dp, crtc_state);

 /* Wa_18037818876 */
 if (intel_psr_needs_wa_18037818876(intel_dp, crtc_state)) {
  crtc_state->has_psr = false;
  drm_dbg_kms(display->drm,
       "PSR disabled to workaround PSR FSM hang issue\n");
 }

 /* Rest is for Wa_16025596647 */
 if (DISPLAY_VER(display) != 20 &&
     !IS_DISPLAY_VERx100_STEP(display, 3000, STEP_A0, STEP_B0))
  return;

 /* Not needed by Panel Replay  */
 if (crtc_state->has_panel_replay)
  return;

 /* We ignore possible secondary PSR/Panel Replay capable eDP */
 for_each_intel_crtc(display->drm, crtc)
  active_pipes |= crtc->active ? BIT(crtc->pipe) : 0;

 active_pipes = intel_calc_active_pipes(state, active_pipes);

 crtc_state->active_non_psr_pipes = active_pipes &
  ~BIT(to_intel_crtc(crtc_state->uapi.crtc)->pipe);
}

void intel_psr_get_config(struct intel_encoder *encoder,
     struct intel_crtc_state *pipe_config)
{
 struct intel_display *display = to_intel_display(encoder);
 struct intel_digital_port *dig_port = enc_to_dig_port(encoder);
 enum transcoder cpu_transcoder = pipe_config->cpu_transcoder;
 struct intel_dp *intel_dp;
 u32 val;

 if (!dig_port)
  return;

 intel_dp = &dig_port->dp;
 if (!(CAN_PSR(intel_dp) || CAN_PANEL_REPLAY(intel_dp)))
  return;

 mutex_lock(&intel_dp->psr.lock);
 if (!intel_dp->psr.enabled)
  goto unlock;

 if (intel_dp->psr.panel_replay_enabled) {
  pipe_config->has_psr = pipe_config->has_panel_replay = true;
 } else {
  /*
 * Not possible to read EDP_PSR/PSR2_CTL registers as it is
 * enabled/disabled because of frontbuffer tracking and others.
 */
  pipe_config->has_psr = true;
 }

 pipe_config->has_sel_update = intel_dp->psr.sel_update_enabled;
 pipe_config->infoframes.enable |= intel_hdmi_infoframe_enable(DP_SDP_VSC);

 if (!intel_dp->psr.sel_update_enabled)
  goto unlock;

 if (HAS_PSR2_SEL_FETCH(display)) {
  val = intel_de_read(display,
        PSR2_MAN_TRK_CTL(display, cpu_transcoder));
  if (val & PSR2_MAN_TRK_CTL_ENABLE)
   pipe_config->enable_psr2_sel_fetch = true;
 }

 pipe_config->enable_psr2_su_region_et = intel_dp->psr.su_region_et_enabled;

 if (DISPLAY_VER(display) >= 12) {
  val = intel_de_read(display,
        TRANS_EXITLINE(display, cpu_transcoder));
  pipe_config->dc3co_exitline = REG_FIELD_GET(EXITLINE_MASK, val);
 }
unlock:
 mutex_unlock(&intel_dp->psr.lock);
}

static void intel_psr_activate(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 enum transcoder cpu_transcoder = intel_dp->psr.transcoder;

 drm_WARN_ON(display->drm,
      transcoder_has_psr2(display, cpu_transcoder) &&
      intel_de_read(display, EDP_PSR2_CTL(display, cpu_transcoder)) & EDP_PSR2_ENABLE);

 drm_WARN_ON(display->drm,
      intel_de_read(display, psr_ctl_reg(display, cpu_transcoder)) & EDP_PSR_ENABLE);

 drm_WARN_ON(display->drm, intel_dp->psr.active);

 lockdep_assert_held(&intel_dp->psr.lock);

 /* psr1, psr2 and panel-replay are mutually exclusive.*/
 if (intel_dp->psr.panel_replay_enabled)
  dg2_activate_panel_replay(intel_dp);
 else if (intel_dp->psr.sel_update_enabled)
  hsw_activate_psr2(intel_dp);
 else
  hsw_activate_psr1(intel_dp);

 intel_dp->psr.active = true;
}

/*
 * Wa_16013835468
 * Wa_14015648006
 */
static void wm_optimization_wa(struct intel_dp *intel_dp,
          const struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 enum pipe pipe = intel_dp->psr.pipe;
 bool activate = false;

 /* Wa_14015648006 */
 if (IS_DISPLAY_VER(display, 11, 14) && crtc_state->wm_level_disabled)
  activate = true;

 /* Wa_16013835468 */
 if (DISPLAY_VER(display) == 12 &&
     crtc_state->hw.adjusted_mode.crtc_vblank_start !=
     crtc_state->hw.adjusted_mode.crtc_vdisplay)
  activate = true;

 if (activate)
  intel_de_rmw(display, GEN8_CHICKEN_DCPR_1,
        0, LATENCY_REPORTING_REMOVED(pipe));
 else
  intel_de_rmw(display, GEN8_CHICKEN_DCPR_1,
        LATENCY_REPORTING_REMOVED(pipe), 0);
}

static void intel_psr_enable_source(struct intel_dp *intel_dp,
        const struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 enum transcoder cpu_transcoder = intel_dp->psr.transcoder;
 u32 mask = 0;

 /*
 * Only HSW and BDW have PSR AUX registers that need to be setup.
 * SKL+ use hardcoded values PSR AUX transactions
 */
 if (DISPLAY_VER(display) < 9)
  hsw_psr_setup_aux(intel_dp);

 /*
 * Per Spec: Avoid continuous PSR exit by masking MEMUP and HPD also
 * mask LPSP to avoid dependency on other drivers that might block
 * runtime_pm besides preventing  other hw tracking issues now we
 * can rely on frontbuffer tracking.
 *
 * From bspec prior LunarLake:
 * Only PSR_MASK[Mask FBC modify] and PSR_MASK[Mask Hotplug] are used in
 * panel replay mode.
 *
 * From bspec beyod LunarLake:
 * Panel Replay on DP: No bits are applicable
 * Panel Replay on eDP: All bits are applicable
 */
 if (DISPLAY_VER(display) < 20 || intel_dp_is_edp(intel_dp))
  mask = EDP_PSR_DEBUG_MASK_HPD;

 if (intel_dp_is_edp(intel_dp)) {
  mask |= EDP_PSR_DEBUG_MASK_MEMUP;

  /*
 * For some unknown reason on HSW non-ULT (or at least on
 * Dell Latitude E6540) external displays start to flicker
 * when PSR is enabled on the eDP. SR/PC6 residency is much
 * higher than should be possible with an external display.
 * As a workaround leave LPSP unmasked to prevent PSR entry
 * when external displays are active.
 */
  if (DISPLAY_VER(display) >= 8 || display->platform.haswell_ult)
   mask |= EDP_PSR_DEBUG_MASK_LPSP;

  if (DISPLAY_VER(display) < 20)
   mask |= EDP_PSR_DEBUG_MASK_MAX_SLEEP;

  /*
 * No separate pipe reg write mask on hsw/bdw, so have to unmask all
 * registers in order to keep the CURSURFLIVE tricks working :(
 */
  if (IS_DISPLAY_VER(display, 9, 10))
   mask |= EDP_PSR_DEBUG_MASK_DISP_REG_WRITE;

  /* allow PSR with sprite enabled */
  if (display->platform.haswell)
   mask |= EDP_PSR_DEBUG_MASK_SPRITE_ENABLE;
 }

 intel_de_write(display, psr_debug_reg(display, cpu_transcoder), mask);

 psr_irq_control(intel_dp);

 /*
 * TODO: if future platforms supports DC3CO in more than one
 * transcoder, EXITLINE will need to be unset when disabling PSR
 */
 if (intel_dp->psr.dc3co_exitline)
  intel_de_rmw(display,
        TRANS_EXITLINE(display, cpu_transcoder),
        EXITLINE_MASK,
        intel_dp->psr.dc3co_exitline << EXITLINE_SHIFT | EXITLINE_ENABLE);

 if (HAS_PSR_HW_TRACKING(display) && HAS_PSR2_SEL_FETCH(display))
  intel_de_rmw(display, CHICKEN_PAR1_1, IGNORE_PSR2_HW_TRACKING,
        intel_dp->psr.psr2_sel_fetch_enabled ?
        IGNORE_PSR2_HW_TRACKING : 0);

 /*
 * Wa_16013835468
 * Wa_14015648006
 */
 wm_optimization_wa(intel_dp, crtc_state);

 if (intel_dp->psr.sel_update_enabled) {
  if (DISPLAY_VER(display) == 9)
   intel_de_rmw(display, CHICKEN_TRANS(display, cpu_transcoder), 0,
         PSR2_VSC_ENABLE_PROG_HEADER |
         PSR2_ADD_VERTICAL_LINE_COUNT);

  /*
 * Wa_16014451276:adlp,mtl[a0,b0]
 * All supported adlp panels have 1-based X granularity, this may
 * cause issues if non-supported panels are used.
 */
  if (!intel_dp->psr.panel_replay_enabled &&
      (IS_DISPLAY_VERx100_STEP(display, 1400, STEP_A0, STEP_B0) ||
       display->platform.alderlake_p))
   intel_de_rmw(display, CHICKEN_TRANS(display, cpu_transcoder),
         0, ADLP_1_BASED_X_GRANULARITY);

  /* Wa_16012604467:adlp,mtl[a0,b0] */
  if (!intel_dp->psr.panel_replay_enabled &&
      IS_DISPLAY_VERx100_STEP(display, 1400, STEP_A0, STEP_B0))
   intel_de_rmw(display,
         MTL_CLKGATE_DIS_TRANS(display, cpu_transcoder),
         0,
         MTL_CLKGATE_DIS_TRANS_DMASC_GATING_DIS);
  else if (display->platform.alderlake_p)
   intel_de_rmw(display, CLKGATE_DIS_MISC, 0,
         CLKGATE_DIS_MISC_DMASC_GATING_DIS);
 }

 /* Wa_16025596647 */
 if ((DISPLAY_VER(display) == 20 ||
      IS_DISPLAY_VERx100_STEP(display, 3000, STEP_A0, STEP_B0)) &&
     !intel_dp->psr.panel_replay_enabled)
  intel_dmc_block_pkgc(display, intel_dp->psr.pipe, true);

 intel_alpm_configure(intel_dp, crtc_state);
}

static bool psr_interrupt_error_check(struct intel_dp *intel_dp)
{
 struct intel_display *display = to_intel_display(intel_dp);
 enum transcoder cpu_transcoder = intel_dp->psr.transcoder;
 u32 val;

 if (intel_dp->psr.panel_replay_enabled)
  goto no_err;

 /*
 * If a PSR error happened and the driver is reloaded, the EDP_PSR_IIR
 * will still keep the error set even after the reset done in the
 * irq_preinstall and irq_uninstall hooks.
 * And enabling in this situation cause the screen to freeze in the
 * first time that PSR HW tries to activate so lets keep PSR disabled
 * to avoid any rendering problems.
 */
 val = intel_de_read(display, psr_iir_reg(display, cpu_transcoder));
 val &= psr_irq_psr_error_bit_get(intel_dp);
 if (val) {
  intel_dp->psr.sink_not_reliable = true;
  drm_dbg_kms(display->drm,
       "PSR interruption error set, not enabling PSR\n");
  return false;
 }

no_err:
 return true;
}

static void intel_psr_enable_locked(struct intel_dp *intel_dp,
        const struct intel_crtc_state *crtc_state)
{
 struct intel_display *display = to_intel_display(intel_dp);
 struct intel_digital_port *dig_port = dp_to_dig_port(intel_dp);
 u32 val;

 drm_WARN_ON(display->drm, intel_dp->psr.enabled);

 intel_dp->psr.sel_update_enabled = crtc_state->has_sel_update;
 intel_dp->psr.panel_replay_enabled = crtc_state->has_panel_replay;
 intel_dp->psr.busy_frontbuffer_bits = 0;
 intel_dp->psr.pipe = to_intel_crtc(crtc_state->uapi.crtc)->pipe;
 intel_dp->psr.transcoder = crtc_state->cpu_transcoder;
 /* DC5/DC6 requires at least 6 idle frames */
 val = usecs_to_jiffies(intel_get_frame_time_us(crtc_state) * 6);
 intel_dp->psr.dc3co_exit_delay = val;
 intel_dp->psr.dc3co_exitline = crtc_state->dc3co_exitline;
 intel_dp->psr.psr2_sel_fetch_enabled = crtc_state->enable_psr2_sel_fetch;
 intel_dp->psr.su_region_et_enabled = crtc_state->enable_psr2_su_region_et;
 intel_dp->psr.psr2_sel_fetch_cff_enabled = false;
 intel_dp->psr.req_psr2_sdp_prior_scanline =
  crtc_state->req_psr2_sdp_prior_scanline;
 intel_dp->psr.active_non_psr_pipes = crtc_state->active_non_psr_pipes;

 if (!psr_interrupt_error_check(intel_dp))
  return;

 if (intel_dp->psr.panel_replay_enabled)
  drm_dbg_kms(display->drm, "Enabling Panel Replay\n");
 else
  drm_dbg_kms(display->drm, "Enabling PSR%s\n",
       intel_dp->psr.sel_update_enabled ? "2" : "1");

 /*
 * Enabling sink PSR/Panel Replay here only for PSR. Panel Replay enable
 * bit is already written at this point. Sink ALPM is enabled here for
 * PSR and Panel Replay. See
 * intel_psr_panel_replay_enable_sink. Modifiers/options:
 *  - Selective Update
 *  - Region Early Transport
 *  - Selective Update Region Scanline Capture
 *  - VSC_SDP_CRC
 *  - HPD on different Errors
 *  - CRC verification
 * are written for PSR and Panel Replay here.
 */
 intel_psr_enable_sink(intel_dp, crtc_state);

 if (intel_dp_is_edp(intel_dp))
  intel_snps_phy_update_psr_power_state(&dig_port->base, true);

 intel_psr_enable_source(intel_dp, crtc_state);
 intel_dp->psr.enabled = true;
 intel_dp->psr.pause_counter = 0;

 /*
 * Link_ok is sticky and set here on PSR enable. We can assume link
 * training is complete as we never continue to PSR enable with
 * untrained link. Link_ok is kept as set until first short pulse
--> --------------------

--> maximum size reached

--> --------------------