Quelle  core.c   Sprache: C

// SPDX-License-Identifier: GPL-2.0
/*
 * Based on m25p80.c, by Mike Lavender (mike@steroidmicros.com), with
 * influence from lart.c (Abraham Van Der Merwe) and mtd_dataflash.c
 *
 * Copyright (C) 2005, Intec Automation Inc.
 * Copyright (C) 2014, Freescale Semiconductor, Inc.
 */

#include <linux/cleanup.h>
#include <linux/delay.h>
#include <linux/device.h>
#include <linux/err.h>
#include <linux/errno.h>
#include <linux/math64.h>
#include <linux/module.h>
#include <linux/mtd/mtd.h>
#include <linux/mtd/spi-nor.h>
#include <linux/mutex.h>
#include <linux/of.h>
#include <linux/regulator/consumer.h>
#include <linux/sched/task_stack.h>
#include <linux/sizes.h>
#include <linux/slab.h>
#include <linux/spi/flash.h>

#include "core.h"

/* Define max times to check status register before we give up. */

/*
 * For everything but full-chip erase; probably could be much smaller, but kept
 * around for safety for now
 */
#define DEFAULT_READY_WAIT_JIFFIES  (40UL * HZ)

/*
 * For full-chip erase, calibrated to a 2MB flash (M25P16); should be scaled up
 * for larger flash
 */
#define CHIP_ERASE_2MB_READY_WAIT_JIFFIES (40UL * HZ)

#define SPI_NOR_MAX_ADDR_NBYTES 4

#define SPI_NOR_SRST_SLEEP_MIN 200
#define SPI_NOR_SRST_SLEEP_MAX 400

/**
 * spi_nor_get_cmd_ext() - Get the command opcode extension based on the
 *    extension type.
 * @nor: pointer to a 'struct spi_nor'
 * @op: pointer to the 'struct spi_mem_op' whose properties
 * need to be initialized.
 *
 * Right now, only "repeat" and "invert" are supported.
 *
 * Return: The opcode extension.
 */
static u8 spi_nor_get_cmd_ext(const struct spi_nor *nor,
         const struct spi_mem_op *op)
{
 switch (nor->cmd_ext_type) {
 case SPI_NOR_EXT_INVERT:
  return ~op->cmd.opcode;

 case SPI_NOR_EXT_REPEAT:
  return op->cmd.opcode;

 default:
  dev_err(nor->dev, "Unknown command extension type\n");
  return 0;
 }
}

/**
 * spi_nor_spimem_setup_op() - Set up common properties of a spi-mem op.
 * @nor: pointer to a 'struct spi_nor'
 * @op: pointer to the 'struct spi_mem_op' whose properties
 * need to be initialized.
 * @proto: the protocol from which the properties need to be set.
 */
void spi_nor_spimem_setup_op(const struct spi_nor *nor,
        struct spi_mem_op *op,
        const enum spi_nor_protocol proto)
{
 u8 ext;

 op->cmd.buswidth = spi_nor_get_protocol_inst_nbits(proto);

 if (op->addr.nbytes)
  op->addr.buswidth = spi_nor_get_protocol_addr_nbits(proto);

 if (op->dummy.nbytes)
  op->dummy.buswidth = spi_nor_get_protocol_addr_nbits(proto);

 if (op->data.nbytes)
  op->data.buswidth = spi_nor_get_protocol_data_nbits(proto);

 if (spi_nor_protocol_is_dtr(proto)) {
  /*
 * SPIMEM supports mixed DTR modes, but right now we can only
 * have all phases either DTR or STR. IOW, SPIMEM can have
 * something like 4S-4D-4D, but SPI NOR can't. So, set all 4
 * phases to either DTR or STR.
 */
  op->cmd.dtr = true;
  op->addr.dtr = true;
  op->dummy.dtr = true;
  op->data.dtr = true;

  /* 2 bytes per clock cycle in DTR mode. */
  op->dummy.nbytes *= 2;

  ext = spi_nor_get_cmd_ext(nor, op);
  op->cmd.opcode = (op->cmd.opcode << 8) | ext;
  op->cmd.nbytes = 2;
 }

 if (proto == SNOR_PROTO_8_8_8_DTR && nor->flags & SNOR_F_SWAP16)
  op->data.swap16 = true;
}

/**
 * spi_nor_spimem_bounce() - check if a bounce buffer is needed for the data
 *                           transfer
 * @nor:        pointer to 'struct spi_nor'
 * @op:         pointer to 'struct spi_mem_op' template for transfer
 *
 * If we have to use the bounce buffer, the data field in @op will be updated.
 *
 * Return: true if the bounce buffer is needed, false if not
 */
static bool spi_nor_spimem_bounce(struct spi_nor *nor, struct spi_mem_op *op)
{
 /* op->data.buf.in occupies the same memory as op->data.buf.out */
 if (object_is_on_stack(op->data.buf.in) ||
     !virt_addr_valid(op->data.buf.in)) {
  if (op->data.nbytes > nor->bouncebuf_size)
   op->data.nbytes = nor->bouncebuf_size;
  op->data.buf.in = nor->bouncebuf;
  return true;
 }

 return false;
}

/**
 * spi_nor_spimem_exec_op() - execute a memory operation
 * @nor:        pointer to 'struct spi_nor'
 * @op:         pointer to 'struct spi_mem_op' template for transfer
 *
 * Return: 0 on success, -error otherwise.
 */
static int spi_nor_spimem_exec_op(struct spi_nor *nor, struct spi_mem_op *op)
{
 int error;

 error = spi_mem_adjust_op_size(nor->spimem, op);
 if (error)
  return error;

 return spi_mem_exec_op(nor->spimem, op);
}

int spi_nor_controller_ops_read_reg(struct spi_nor *nor, u8 opcode,
        u8 *buf, size_t len)
{
 if (spi_nor_protocol_is_dtr(nor->reg_proto))
  return -EOPNOTSUPP;

 return nor->controller_ops->read_reg(nor, opcode, buf, len);
}

int spi_nor_controller_ops_write_reg(struct spi_nor *nor, u8 opcode,
         const u8 *buf, size_t len)
{
 if (spi_nor_protocol_is_dtr(nor->reg_proto))
  return -EOPNOTSUPP;

 return nor->controller_ops->write_reg(nor, opcode, buf, len);
}

static int spi_nor_controller_ops_erase(struct spi_nor *nor, loff_t offs)
{
 if (spi_nor_protocol_is_dtr(nor->reg_proto))
  return -EOPNOTSUPP;

 return nor->controller_ops->erase(nor, offs);
}

/**
 * spi_nor_spimem_read_data() - read data from flash's memory region via
 *                              spi-mem
 * @nor:        pointer to 'struct spi_nor'
 * @from:       offset to read from
 * @len:        number of bytes to read
 * @buf:        pointer to dst buffer
 *
 * Return: number of bytes read successfully, -errno otherwise
 */
static ssize_t spi_nor_spimem_read_data(struct spi_nor *nor, loff_t from,
     size_t len, u8 *buf)
{
 struct spi_mem_op op =
  SPI_MEM_OP(SPI_MEM_OP_CMD(nor->read_opcode, 0),
      SPI_MEM_OP_ADDR(nor->addr_nbytes, from, 0),
      SPI_MEM_OP_DUMMY(nor->read_dummy, 0),
      SPI_MEM_OP_DATA_IN(len, buf, 0));
 bool usebouncebuf;
 ssize_t nbytes;
 int error;

 spi_nor_spimem_setup_op(nor, &op, nor->read_proto);

 /* convert the dummy cycles to the number of bytes */
 op.dummy.nbytes = (nor->read_dummy * op.dummy.buswidth) / 8;
 if (spi_nor_protocol_is_dtr(nor->read_proto))
  op.dummy.nbytes *= 2;

 usebouncebuf = spi_nor_spimem_bounce(nor, &op);

 if (nor->dirmap.rdesc) {
  nbytes = spi_mem_dirmap_read(nor->dirmap.rdesc, op.addr.val,
          op.data.nbytes, op.data.buf.in);
 } else {
  error = spi_nor_spimem_exec_op(nor, &op);
  if (error)
   return error;
  nbytes = op.data.nbytes;
 }

 if (usebouncebuf && nbytes > 0)
  memcpy(buf, op.data.buf.in, nbytes);

 return nbytes;
}

/**
 * spi_nor_read_data() - read data from flash memory
 * @nor:        pointer to 'struct spi_nor'
 * @from:       offset to read from
 * @len:        number of bytes to read
 * @buf:        pointer to dst buffer
 *
 * Return: number of bytes read successfully, -errno otherwise
 */
ssize_t spi_nor_read_data(struct spi_nor *nor, loff_t from, size_t len, u8 *buf)
{
 if (nor->spimem)
  return spi_nor_spimem_read_data(nor, from, len, buf);

 return nor->controller_ops->read(nor, from, len, buf);
}

/**
 * spi_nor_spimem_write_data() - write data to flash memory via
 *                               spi-mem
 * @nor:        pointer to 'struct spi_nor'
 * @to:         offset to write to
 * @len:        number of bytes to write
 * @buf:        pointer to src buffer
 *
 * Return: number of bytes written successfully, -errno otherwise
 */
static ssize_t spi_nor_spimem_write_data(struct spi_nor *nor, loff_t to,
      size_t len, const u8 *buf)
{
 struct spi_mem_op op =
  SPI_MEM_OP(SPI_MEM_OP_CMD(nor->program_opcode, 0),
      SPI_MEM_OP_ADDR(nor->addr_nbytes, to, 0),
      SPI_MEM_OP_NO_DUMMY,
      SPI_MEM_OP_DATA_OUT(len, buf, 0));
 ssize_t nbytes;
 int error;

 if (nor->program_opcode == SPINOR_OP_AAI_WP && nor->sst_write_second)
  op.addr.nbytes = 0;

 spi_nor_spimem_setup_op(nor, &op, nor->write_proto);

 if (spi_nor_spimem_bounce(nor, &op))
  memcpy(nor->bouncebuf, buf, op.data.nbytes);

 if (nor->dirmap.wdesc) {
  nbytes = spi_mem_dirmap_write(nor->dirmap.wdesc, op.addr.val,
           op.data.nbytes, op.data.buf.out);
 } else {
  error = spi_nor_spimem_exec_op(nor, &op);
  if (error)
   return error;
  nbytes = op.data.nbytes;
 }

 return nbytes;
}

/**
 * spi_nor_write_data() - write data to flash memory
 * @nor:        pointer to 'struct spi_nor'
 * @to:         offset to write to
 * @len:        number of bytes to write
 * @buf:        pointer to src buffer
 *
 * Return: number of bytes written successfully, -errno otherwise
 */
ssize_t spi_nor_write_data(struct spi_nor *nor, loff_t to, size_t len,
      const u8 *buf)
{
 if (nor->spimem)
  return spi_nor_spimem_write_data(nor, to, len, buf);

 return nor->controller_ops->write(nor, to, len, buf);
}

/**
 * spi_nor_read_any_reg() - read any register from flash memory, nonvolatile or
 * volatile.
 * @nor:        pointer to 'struct spi_nor'.
 * @op: SPI memory operation. op->data.buf must be DMA-able.
 * @proto: SPI protocol to use for the register operation.
 *
 * Return: zero on success, -errno otherwise
 */
int spi_nor_read_any_reg(struct spi_nor *nor, struct spi_mem_op *op,
    enum spi_nor_protocol proto)
{
 if (!nor->spimem)
  return -EOPNOTSUPP;

 spi_nor_spimem_setup_op(nor, op, proto);
 return spi_nor_spimem_exec_op(nor, op);
}

/**
 * spi_nor_write_any_volatile_reg() - write any volatile register to flash
 * memory.
 * @nor:        pointer to 'struct spi_nor'
 * @op: SPI memory operation. op->data.buf must be DMA-able.
 * @proto: SPI protocol to use for the register operation.
 *
 * Writing volatile registers are instant according to some manufacturers
 * (Cypress, Micron) and do not need any status polling.
 *
 * Return: zero on success, -errno otherwise
 */
int spi_nor_write_any_volatile_reg(struct spi_nor *nor, struct spi_mem_op *op,
       enum spi_nor_protocol proto)
{
 int ret;

 if (!nor->spimem)
  return -EOPNOTSUPP;

 ret = spi_nor_write_enable(nor);
 if (ret)
  return ret;
 spi_nor_spimem_setup_op(nor, op, proto);
 return spi_nor_spimem_exec_op(nor, op);
}

/**
 * spi_nor_write_enable() - Set write enable latch with Write Enable command.
 * @nor: pointer to 'struct spi_nor'.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_write_enable(struct spi_nor *nor)
{
 int ret;

 if (nor->spimem) {
  struct spi_mem_op op = SPI_NOR_WREN_OP;

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  ret = spi_nor_controller_ops_write_reg(nor, SPINOR_OP_WREN,
             NULL, 0);
 }

 if (ret)
  dev_dbg(nor->dev, "error %d on Write Enable\n", ret);

 return ret;
}

/**
 * spi_nor_write_disable() - Send Write Disable instruction to the chip.
 * @nor: pointer to 'struct spi_nor'.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_write_disable(struct spi_nor *nor)
{
 int ret;

 if (nor->spimem) {
  struct spi_mem_op op = SPI_NOR_WRDI_OP;

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  ret = spi_nor_controller_ops_write_reg(nor, SPINOR_OP_WRDI,
             NULL, 0);
 }

 if (ret)
  dev_dbg(nor->dev, "error %d on Write Disable\n", ret);

 return ret;
}

/**
 * spi_nor_read_id() - Read the JEDEC ID.
 * @nor: pointer to 'struct spi_nor'.
 * @naddr: number of address bytes to send. Can be zero if the operation
 * does not need to send an address.
 * @ndummy: number of dummy bytes to send after an opcode or address. Can
 * be zero if the operation does not require dummy bytes.
 * @id: pointer to a DMA-able buffer where the value of the JEDEC ID
 * will be written.
 * @proto: the SPI protocol for register operation.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_read_id(struct spi_nor *nor, u8 naddr, u8 ndummy, u8 *id,
      enum spi_nor_protocol proto)
{
 int ret;

 if (nor->spimem) {
  struct spi_mem_op op =
   SPI_NOR_READID_OP(naddr, ndummy, id, SPI_NOR_MAX_ID_LEN);

  spi_nor_spimem_setup_op(nor, &op, proto);
  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  ret = nor->controller_ops->read_reg(nor, SPINOR_OP_RDID, id,
          SPI_NOR_MAX_ID_LEN);
 }
 return ret;
}

/**
 * spi_nor_read_sr() - Read the Status Register.
 * @nor: pointer to 'struct spi_nor'.
 * @sr: pointer to a DMA-able buffer where the value of the
 *              Status Register will be written. Should be at least 2 bytes.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_read_sr(struct spi_nor *nor, u8 *sr)
{
 int ret;

 if (nor->spimem) {
  struct spi_mem_op op = SPI_NOR_RDSR_OP(sr);

  if (nor->reg_proto == SNOR_PROTO_8_8_8_DTR) {
   op.addr.nbytes = nor->params->rdsr_addr_nbytes;
   op.dummy.nbytes = nor->params->rdsr_dummy;
   /*
 * We don't want to read only one byte in DTR mode. So,
 * read 2 and then discard the second byte.
 */
   op.data.nbytes = 2;
  }

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  ret = spi_nor_controller_ops_read_reg(nor, SPINOR_OP_RDSR, sr,
            1);
 }

 if (ret)
  dev_dbg(nor->dev, "error %d reading SR\n", ret);

 return ret;
}

/**
 * spi_nor_read_cr() - Read the Configuration Register using the
 * SPINOR_OP_RDCR (35h) command.
 * @nor: pointer to 'struct spi_nor'
 * @cr: pointer to a DMA-able buffer where the value of the
 *              Configuration Register will be written.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_read_cr(struct spi_nor *nor, u8 *cr)
{
 int ret;

 if (nor->spimem) {
  struct spi_mem_op op = SPI_NOR_RDCR_OP(cr);

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  ret = spi_nor_controller_ops_read_reg(nor, SPINOR_OP_RDCR, cr,
            1);
 }

 if (ret)
  dev_dbg(nor->dev, "error %d reading CR\n", ret);

 return ret;
}

/**
 * spi_nor_set_4byte_addr_mode_en4b_ex4b() - Enter/Exit 4-byte address mode
 * using SPINOR_OP_EN4B/SPINOR_OP_EX4B. Typically used by
 * Winbond and Macronix.
 * @nor: pointer to 'struct spi_nor'.
 * @enable: true to enter the 4-byte address mode, false to exit the 4-byte
 * address mode.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_set_4byte_addr_mode_en4b_ex4b(struct spi_nor *nor, bool enable)
{
 int ret;

 if (nor->spimem) {
  struct spi_mem_op op = SPI_NOR_EN4B_EX4B_OP(enable);

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  ret = spi_nor_controller_ops_write_reg(nor,
             enable ? SPINOR_OP_EN4B :
        SPINOR_OP_EX4B,
             NULL, 0);
 }

 if (ret)
  dev_dbg(nor->dev, "error %d setting 4-byte mode\n", ret);

 return ret;
}

/**
 * spi_nor_set_4byte_addr_mode_wren_en4b_ex4b() - Set 4-byte address mode using
 * SPINOR_OP_WREN followed by SPINOR_OP_EN4B or SPINOR_OP_EX4B. Typically used
 * by ST and Micron flashes.
 * @nor: pointer to 'struct spi_nor'.
 * @enable: true to enter the 4-byte address mode, false to exit the 4-byte
 * address mode.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_set_4byte_addr_mode_wren_en4b_ex4b(struct spi_nor *nor, bool enable)
{
 int ret;

 ret = spi_nor_write_enable(nor);
 if (ret)
  return ret;

 ret = spi_nor_set_4byte_addr_mode_en4b_ex4b(nor, enable);
 if (ret)
  return ret;

 return spi_nor_write_disable(nor);
}

/**
 * spi_nor_set_4byte_addr_mode_brwr() - Set 4-byte address mode using
 * SPINOR_OP_BRWR. Typically used by Spansion flashes.
 * @nor: pointer to 'struct spi_nor'.
 * @enable: true to enter the 4-byte address mode, false to exit the 4-byte
 * address mode.
 *
 * 8-bit volatile bank register used to define A[30:A24] bits. MSB (bit[7]) is
 * used to enable/disable 4-byte address mode. When MSB is set to ‘1’, 4-byte
 * address mode is active and A[30:24] bits are don’t care. Write instruction is
 * SPINOR_OP_BRWR(17h) with 1 byte of data.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_set_4byte_addr_mode_brwr(struct spi_nor *nor, bool enable)
{
 int ret;

 nor->bouncebuf[0] = enable << 7;

 if (nor->spimem) {
  struct spi_mem_op op = SPI_NOR_BRWR_OP(nor->bouncebuf);

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  ret = spi_nor_controller_ops_write_reg(nor, SPINOR_OP_BRWR,
             nor->bouncebuf, 1);
 }

 if (ret)
  dev_dbg(nor->dev, "error %d setting 4-byte mode\n", ret);

 return ret;
}

/**
 * spi_nor_sr_ready() - Query the Status Register to see if the flash is ready
 * for new commands.
 * @nor: pointer to 'struct spi_nor'.
 *
 * Return: 1 if ready, 0 if not ready, -errno on errors.
 */
int spi_nor_sr_ready(struct spi_nor *nor)
{
 int ret;

 ret = spi_nor_read_sr(nor, nor->bouncebuf);
 if (ret)
  return ret;

 return !(nor->bouncebuf[0] & SR_WIP);
}

/**
 * spi_nor_use_parallel_locking() - Checks if RWW locking scheme shall be used
 * @nor: pointer to 'struct spi_nor'.
 *
 * Return: true if parallel locking is enabled, false otherwise.
 */
static bool spi_nor_use_parallel_locking(struct spi_nor *nor)
{
 return nor->flags & SNOR_F_RWW;
}

/* Locking helpers for status read operations */
static int spi_nor_rww_start_rdst(struct spi_nor *nor)
{
 struct spi_nor_rww *rww = &nor->rww;

 guard(mutex)(&nor->lock);

 if (rww->ongoing_io || rww->ongoing_rd)
  return -EAGAIN;

 rww->ongoing_io = true;
 rww->ongoing_rd = true;

 return 0;
}

static void spi_nor_rww_end_rdst(struct spi_nor *nor)
{
 struct spi_nor_rww *rww = &nor->rww;

 guard(mutex)(&nor->lock);

 rww->ongoing_io = false;
 rww->ongoing_rd = false;
}

static int spi_nor_lock_rdst(struct spi_nor *nor)
{
 if (spi_nor_use_parallel_locking(nor))
  return spi_nor_rww_start_rdst(nor);

 return 0;
}

static void spi_nor_unlock_rdst(struct spi_nor *nor)
{
 if (spi_nor_use_parallel_locking(nor)) {
  spi_nor_rww_end_rdst(nor);
  wake_up(&nor->rww.wait);
 }
}

/**
 * spi_nor_ready() - Query the flash to see if it is ready for new commands.
 * @nor: pointer to 'struct spi_nor'.
 *
 * Return: 1 if ready, 0 if not ready, -errno on errors.
 */
static int spi_nor_ready(struct spi_nor *nor)
{
 int ret;

 ret = spi_nor_lock_rdst(nor);
 if (ret)
  return 0;

 /* Flashes might override the standard routine. */
 if (nor->params->ready)
  ret = nor->params->ready(nor);
 else
  ret = spi_nor_sr_ready(nor);

 spi_nor_unlock_rdst(nor);

 return ret;
}

/**
 * spi_nor_wait_till_ready_with_timeout() - Service routine to read the
 * Status Register until ready, or timeout occurs.
 * @nor: pointer to "struct spi_nor".
 * @timeout_jiffies: jiffies to wait until timeout.
 *
 * Return: 0 on success, -errno otherwise.
 */
static int spi_nor_wait_till_ready_with_timeout(struct spi_nor *nor,
      unsigned long timeout_jiffies)
{
 unsigned long deadline;
 int timeout = 0, ret;

 deadline = jiffies + timeout_jiffies;

 while (!timeout) {
  if (time_after_eq(jiffies, deadline))
   timeout = 1;

  ret = spi_nor_ready(nor);
  if (ret < 0)
   return ret;
  if (ret)
   return 0;

  cond_resched();
 }

 dev_dbg(nor->dev, "flash operation timed out\n");

 return -ETIMEDOUT;
}

/**
 * spi_nor_wait_till_ready() - Wait for a predefined amount of time for the
 * flash to be ready, or timeout occurs.
 * @nor: pointer to "struct spi_nor".
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_wait_till_ready(struct spi_nor *nor)
{
 return spi_nor_wait_till_ready_with_timeout(nor,
          DEFAULT_READY_WAIT_JIFFIES);
}

/**
 * spi_nor_global_block_unlock() - Unlock Global Block Protection.
 * @nor: pointer to 'struct spi_nor'.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_global_block_unlock(struct spi_nor *nor)
{
 int ret;

 ret = spi_nor_write_enable(nor);
 if (ret)
  return ret;

 if (nor->spimem) {
  struct spi_mem_op op = SPI_NOR_GBULK_OP;

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  ret = spi_nor_controller_ops_write_reg(nor, SPINOR_OP_GBULK,
             NULL, 0);
 }

 if (ret) {
  dev_dbg(nor->dev, "error %d on Global Block Unlock\n", ret);
  return ret;
 }

 return spi_nor_wait_till_ready(nor);
}

/**
 * spi_nor_write_sr() - Write the Status Register.
 * @nor: pointer to 'struct spi_nor'.
 * @sr: pointer to DMA-able buffer to write to the Status Register.
 * @len: number of bytes to write to the Status Register.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_write_sr(struct spi_nor *nor, const u8 *sr, size_t len)
{
 int ret;

 ret = spi_nor_write_enable(nor);
 if (ret)
  return ret;

 if (nor->spimem) {
  struct spi_mem_op op = SPI_NOR_WRSR_OP(sr, len);

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  ret = spi_nor_controller_ops_write_reg(nor, SPINOR_OP_WRSR, sr,
             len);
 }

 if (ret) {
  dev_dbg(nor->dev, "error %d writing SR\n", ret);
  return ret;
 }

 return spi_nor_wait_till_ready(nor);
}

/**
 * spi_nor_write_sr1_and_check() - Write one byte to the Status Register 1 and
 * ensure that the byte written match the received value.
 * @nor: pointer to a 'struct spi_nor'.
 * @sr1: byte value to be written to the Status Register.
 *
 * Return: 0 on success, -errno otherwise.
 */
static int spi_nor_write_sr1_and_check(struct spi_nor *nor, u8 sr1)
{
 int ret;

 nor->bouncebuf[0] = sr1;

 ret = spi_nor_write_sr(nor, nor->bouncebuf, 1);
 if (ret)
  return ret;

 ret = spi_nor_read_sr(nor, nor->bouncebuf);
 if (ret)
  return ret;

 if (nor->bouncebuf[0] != sr1) {
  dev_dbg(nor->dev, "SR1: read back test failed\n");
  return -EIO;
 }

 return 0;
}

/**
 * spi_nor_write_16bit_sr_and_check() - Write the Status Register 1 and the
 * Status Register 2 in one shot. Ensure that the byte written in the Status
 * Register 1 match the received value, and that the 16-bit Write did not
 * affect what was already in the Status Register 2.
 * @nor: pointer to a 'struct spi_nor'.
 * @sr1: byte value to be written to the Status Register 1.
 *
 * Return: 0 on success, -errno otherwise.
 */
static int spi_nor_write_16bit_sr_and_check(struct spi_nor *nor, u8 sr1)
{
 int ret;
 u8 *sr_cr = nor->bouncebuf;
 u8 cr_written;

 /* Make sure we don't overwrite the contents of Status Register 2. */
 if (!(nor->flags & SNOR_F_NO_READ_CR)) {
  ret = spi_nor_read_cr(nor, &sr_cr[1]);
  if (ret)
   return ret;
 } else if (spi_nor_get_protocol_width(nor->read_proto) == 4 &&
     spi_nor_get_protocol_width(nor->write_proto) == 4 &&
     nor->params->quad_enable) {
  /*
 * If the Status Register 2 Read command (35h) is not
 * supported, we should at least be sure we don't
 * change the value of the SR2 Quad Enable bit.
 *
 * When the Quad Enable method is set and the buswidth is 4, we
 * can safely assume that the value of the QE bit is one, as a
 * consequence of the nor->params->quad_enable() call.
 *
 * According to the JESD216 revB standard, BFPT DWORDS[15],
 * bits 22:20, the 16-bit Write Status (01h) command is
 * available just for the cases in which the QE bit is
 * described in SR2 at BIT(1).
 */
  sr_cr[1] = SR2_QUAD_EN_BIT1;
 } else {
  sr_cr[1] = 0;
 }

 sr_cr[0] = sr1;

 ret = spi_nor_write_sr(nor, sr_cr, 2);
 if (ret)
  return ret;

 ret = spi_nor_read_sr(nor, sr_cr);
 if (ret)
  return ret;

 if (sr1 != sr_cr[0]) {
  dev_dbg(nor->dev, "SR: Read back test failed\n");
  return -EIO;
 }

 if (nor->flags & SNOR_F_NO_READ_CR)
  return 0;

 cr_written = sr_cr[1];

 ret = spi_nor_read_cr(nor, &sr_cr[1]);
 if (ret)
  return ret;

 if (cr_written != sr_cr[1]) {
  dev_dbg(nor->dev, "CR: read back test failed\n");
  return -EIO;
 }

 return 0;
}

/**
 * spi_nor_write_16bit_cr_and_check() - Write the Status Register 1 and the
 * Configuration Register in one shot. Ensure that the byte written in the
 * Configuration Register match the received value, and that the 16-bit Write
 * did not affect what was already in the Status Register 1.
 * @nor: pointer to a 'struct spi_nor'.
 * @cr: byte value to be written to the Configuration Register.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_write_16bit_cr_and_check(struct spi_nor *nor, u8 cr)
{
 int ret;
 u8 *sr_cr = nor->bouncebuf;
 u8 sr_written;

 /* Keep the current value of the Status Register 1. */
 ret = spi_nor_read_sr(nor, sr_cr);
 if (ret)
  return ret;

 sr_cr[1] = cr;

 ret = spi_nor_write_sr(nor, sr_cr, 2);
 if (ret)
  return ret;

 sr_written = sr_cr[0];

 ret = spi_nor_read_sr(nor, sr_cr);
 if (ret)
  return ret;

 if (sr_written != sr_cr[0]) {
  dev_dbg(nor->dev, "SR: Read back test failed\n");
  return -EIO;
 }

 if (nor->flags & SNOR_F_NO_READ_CR)
  return 0;

 ret = spi_nor_read_cr(nor, &sr_cr[1]);
 if (ret)
  return ret;

 if (cr != sr_cr[1]) {
  dev_dbg(nor->dev, "CR: read back test failed\n");
  return -EIO;
 }

 return 0;
}

/**
 * spi_nor_write_sr_and_check() - Write the Status Register 1 and ensure that
 * the byte written match the received value without affecting other bits in the
 * Status Register 1 and 2.
 * @nor: pointer to a 'struct spi_nor'.
 * @sr1: byte value to be written to the Status Register.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_write_sr_and_check(struct spi_nor *nor, u8 sr1)
{
 if (nor->flags & SNOR_F_HAS_16BIT_SR)
  return spi_nor_write_16bit_sr_and_check(nor, sr1);

 return spi_nor_write_sr1_and_check(nor, sr1);
}

/**
 * spi_nor_write_sr2() - Write the Status Register 2 using the
 * SPINOR_OP_WRSR2 (3eh) command.
 * @nor: pointer to 'struct spi_nor'.
 * @sr2: pointer to DMA-able buffer to write to the Status Register 2.
 *
 * Return: 0 on success, -errno otherwise.
 */
static int spi_nor_write_sr2(struct spi_nor *nor, const u8 *sr2)
{
 int ret;

 ret = spi_nor_write_enable(nor);
 if (ret)
  return ret;

 if (nor->spimem) {
  struct spi_mem_op op = SPI_NOR_WRSR2_OP(sr2);

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  ret = spi_nor_controller_ops_write_reg(nor, SPINOR_OP_WRSR2,
             sr2, 1);
 }

 if (ret) {
  dev_dbg(nor->dev, "error %d writing SR2\n", ret);
  return ret;
 }

 return spi_nor_wait_till_ready(nor);
}

/**
 * spi_nor_read_sr2() - Read the Status Register 2 using the
 * SPINOR_OP_RDSR2 (3fh) command.
 * @nor: pointer to 'struct spi_nor'.
 * @sr2: pointer to DMA-able buffer where the value of the
 * Status Register 2 will be written.
 *
 * Return: 0 on success, -errno otherwise.
 */
static int spi_nor_read_sr2(struct spi_nor *nor, u8 *sr2)
{
 int ret;

 if (nor->spimem) {
  struct spi_mem_op op = SPI_NOR_RDSR2_OP(sr2);

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  ret = spi_nor_controller_ops_read_reg(nor, SPINOR_OP_RDSR2, sr2,
            1);
 }

 if (ret)
  dev_dbg(nor->dev, "error %d reading SR2\n", ret);

 return ret;
}

/**
 * spi_nor_erase_die() - Erase the entire die.
 * @nor: pointer to 'struct spi_nor'.
 * @addr: address of the die.
 * @die_size: size of the die.
 *
 * Return: 0 on success, -errno otherwise.
 */
static int spi_nor_erase_die(struct spi_nor *nor, loff_t addr, size_t die_size)
{
 bool multi_die = nor->mtd.size != die_size;
 int ret;

 dev_dbg(nor->dev, " %lldKiB\n", (long long)(die_size >> 10));

 if (nor->spimem) {
  struct spi_mem_op op =
   SPI_NOR_DIE_ERASE_OP(nor->params->die_erase_opcode,
          nor->addr_nbytes, addr, multi_die);

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  ret = spi_mem_exec_op(nor->spimem, &op);
 } else {
  if (multi_die)
   return -EOPNOTSUPP;

  ret = spi_nor_controller_ops_write_reg(nor,
             SPINOR_OP_CHIP_ERASE,
             NULL, 0);
 }

 if (ret)
  dev_dbg(nor->dev, "error %d erasing chip\n", ret);

 return ret;
}

static u8 spi_nor_convert_opcode(u8 opcode, const u8 table[][2], size_t size)
{
 size_t i;

 for (i = 0; i < size; i++)
  if (table[i][0] == opcode)
   return table[i][1];

 /* No conversion found, keep input op code. */
 return opcode;
}

u8 spi_nor_convert_3to4_read(u8 opcode)
{
 static const u8 spi_nor_3to4_read[][2] = {
  { SPINOR_OP_READ, SPINOR_OP_READ_4B },
  { SPINOR_OP_READ_FAST, SPINOR_OP_READ_FAST_4B },
  { SPINOR_OP_READ_1_1_2, SPINOR_OP_READ_1_1_2_4B },
  { SPINOR_OP_READ_1_2_2, SPINOR_OP_READ_1_2_2_4B },
  { SPINOR_OP_READ_1_1_4, SPINOR_OP_READ_1_1_4_4B },
  { SPINOR_OP_READ_1_4_4, SPINOR_OP_READ_1_4_4_4B },
  { SPINOR_OP_READ_1_1_8, SPINOR_OP_READ_1_1_8_4B },
  { SPINOR_OP_READ_1_8_8, SPINOR_OP_READ_1_8_8_4B },

  { SPINOR_OP_READ_1_1_1_DTR, SPINOR_OP_READ_1_1_1_DTR_4B },
  { SPINOR_OP_READ_1_2_2_DTR, SPINOR_OP_READ_1_2_2_DTR_4B },
  { SPINOR_OP_READ_1_4_4_DTR, SPINOR_OP_READ_1_4_4_DTR_4B },
 };

 return spi_nor_convert_opcode(opcode, spi_nor_3to4_read,
          ARRAY_SIZE(spi_nor_3to4_read));
}

static u8 spi_nor_convert_3to4_program(u8 opcode)
{
 static const u8 spi_nor_3to4_program[][2] = {
  { SPINOR_OP_PP,  SPINOR_OP_PP_4B },
  { SPINOR_OP_PP_1_1_4, SPINOR_OP_PP_1_1_4_4B },
  { SPINOR_OP_PP_1_4_4, SPINOR_OP_PP_1_4_4_4B },
  { SPINOR_OP_PP_1_1_8, SPINOR_OP_PP_1_1_8_4B },
  { SPINOR_OP_PP_1_8_8, SPINOR_OP_PP_1_8_8_4B },
 };

 return spi_nor_convert_opcode(opcode, spi_nor_3to4_program,
          ARRAY_SIZE(spi_nor_3to4_program));
}

static u8 spi_nor_convert_3to4_erase(u8 opcode)
{
 static const u8 spi_nor_3to4_erase[][2] = {
  { SPINOR_OP_BE_4K, SPINOR_OP_BE_4K_4B },
  { SPINOR_OP_BE_32K, SPINOR_OP_BE_32K_4B },
  { SPINOR_OP_SE,  SPINOR_OP_SE_4B },
 };

 return spi_nor_convert_opcode(opcode, spi_nor_3to4_erase,
          ARRAY_SIZE(spi_nor_3to4_erase));
}

static bool spi_nor_has_uniform_erase(const struct spi_nor *nor)
{
 return !!nor->params->erase_map.uniform_region.erase_mask;
}

static void spi_nor_set_4byte_opcodes(struct spi_nor *nor)
{
 nor->read_opcode = spi_nor_convert_3to4_read(nor->read_opcode);
 nor->program_opcode = spi_nor_convert_3to4_program(nor->program_opcode);
 nor->erase_opcode = spi_nor_convert_3to4_erase(nor->erase_opcode);

 if (!spi_nor_has_uniform_erase(nor)) {
  struct spi_nor_erase_map *map = &nor->params->erase_map;
  struct spi_nor_erase_type *erase;
  int i;

  for (i = 0; i < SNOR_ERASE_TYPE_MAX; i++) {
   erase = &map->erase_type[i];
   erase->opcode =
    spi_nor_convert_3to4_erase(erase->opcode);
  }
 }
}

static int spi_nor_prep(struct spi_nor *nor)
{
 int ret = 0;

 if (nor->controller_ops && nor->controller_ops->prepare)
  ret = nor->controller_ops->prepare(nor);

 return ret;
}

static void spi_nor_unprep(struct spi_nor *nor)
{
 if (nor->controller_ops && nor->controller_ops->unprepare)
  nor->controller_ops->unprepare(nor);
}

static void spi_nor_offset_to_banks(u64 bank_size, loff_t start, size_t len,
        u8 *first, u8 *last)
{
 /* This is currently safe, the number of banks being very small */
 *first = DIV_ROUND_DOWN_ULL(start, bank_size);
 *last = DIV_ROUND_DOWN_ULL(start + len - 1, bank_size);
}

/* Generic helpers for internal locking and serialization */
static bool spi_nor_rww_start_io(struct spi_nor *nor)
{
 struct spi_nor_rww *rww = &nor->rww;

 guard(mutex)(&nor->lock);

 if (rww->ongoing_io)
  return false;

 rww->ongoing_io = true;

 return true;
}

static void spi_nor_rww_end_io(struct spi_nor *nor)
{
 guard(mutex)(&nor->lock);
 nor->rww.ongoing_io = false;
}

static int spi_nor_lock_device(struct spi_nor *nor)
{
 if (!spi_nor_use_parallel_locking(nor))
  return 0;

 return wait_event_killable(nor->rww.wait, spi_nor_rww_start_io(nor));
}

static void spi_nor_unlock_device(struct spi_nor *nor)
{
 if (spi_nor_use_parallel_locking(nor)) {
  spi_nor_rww_end_io(nor);
  wake_up(&nor->rww.wait);
 }
}

/* Generic helpers for internal locking and serialization */
static bool spi_nor_rww_start_exclusive(struct spi_nor *nor)
{
 struct spi_nor_rww *rww = &nor->rww;

 mutex_lock(&nor->lock);

 if (rww->ongoing_io || rww->ongoing_rd || rww->ongoing_pe)
  return false;

 rww->ongoing_io = true;
 rww->ongoing_rd = true;
 rww->ongoing_pe = true;

 return true;
}

static void spi_nor_rww_end_exclusive(struct spi_nor *nor)
{
 struct spi_nor_rww *rww = &nor->rww;

 guard(mutex)(&nor->lock);
 rww->ongoing_io = false;
 rww->ongoing_rd = false;
 rww->ongoing_pe = false;
}

int spi_nor_prep_and_lock(struct spi_nor *nor)
{
 int ret;

 ret = spi_nor_prep(nor);
 if (ret)
  return ret;

 if (!spi_nor_use_parallel_locking(nor))
  mutex_lock(&nor->lock);
 else
  ret = wait_event_killable(nor->rww.wait,
       spi_nor_rww_start_exclusive(nor));

 return ret;
}

void spi_nor_unlock_and_unprep(struct spi_nor *nor)
{
 if (!spi_nor_use_parallel_locking(nor)) {
  mutex_unlock(&nor->lock);
 } else {
  spi_nor_rww_end_exclusive(nor);
  wake_up(&nor->rww.wait);
 }

 spi_nor_unprep(nor);
}

/* Internal locking helpers for program and erase operations */
static bool spi_nor_rww_start_pe(struct spi_nor *nor, loff_t start, size_t len)
{
 struct spi_nor_rww *rww = &nor->rww;
 unsigned int used_banks = 0;
 u8 first, last;
 int bank;

 guard(mutex)(&nor->lock);

 if (rww->ongoing_io || rww->ongoing_rd || rww->ongoing_pe)
  return false;

 spi_nor_offset_to_banks(nor->params->bank_size, start, len, &first, &last);
 for (bank = first; bank <= last; bank++) {
  if (rww->used_banks & BIT(bank))
   return false;

  used_banks |= BIT(bank);
 }

 rww->used_banks |= used_banks;
 rww->ongoing_pe = true;

 return true;
}

static void spi_nor_rww_end_pe(struct spi_nor *nor, loff_t start, size_t len)
{
 struct spi_nor_rww *rww = &nor->rww;
 u8 first, last;
 int bank;

 guard(mutex)(&nor->lock);

 spi_nor_offset_to_banks(nor->params->bank_size, start, len, &first, &last);
 for (bank = first; bank <= last; bank++)
  rww->used_banks &= ~BIT(bank);

 rww->ongoing_pe = false;
}

static int spi_nor_prep_and_lock_pe(struct spi_nor *nor, loff_t start, size_t len)
{
 int ret;

 ret = spi_nor_prep(nor);
 if (ret)
  return ret;

 if (!spi_nor_use_parallel_locking(nor))
  mutex_lock(&nor->lock);
 else
  ret = wait_event_killable(nor->rww.wait,
       spi_nor_rww_start_pe(nor, start, len));

 return ret;
}

static void spi_nor_unlock_and_unprep_pe(struct spi_nor *nor, loff_t start, size_t len)
{
 if (!spi_nor_use_parallel_locking(nor)) {
  mutex_unlock(&nor->lock);
 } else {
  spi_nor_rww_end_pe(nor, start, len);
  wake_up(&nor->rww.wait);
 }

 spi_nor_unprep(nor);
}

/* Internal locking helpers for read operations */
static bool spi_nor_rww_start_rd(struct spi_nor *nor, loff_t start, size_t len)
{
 struct spi_nor_rww *rww = &nor->rww;
 unsigned int used_banks = 0;
 u8 first, last;
 int bank;

 guard(mutex)(&nor->lock);

 if (rww->ongoing_io || rww->ongoing_rd)
  return false;

 spi_nor_offset_to_banks(nor->params->bank_size, start, len, &first, &last);
 for (bank = first; bank <= last; bank++) {
  if (rww->used_banks & BIT(bank))
   return false;

  used_banks |= BIT(bank);
 }

 rww->used_banks |= used_banks;
 rww->ongoing_io = true;
 rww->ongoing_rd = true;

 return true;
}

static void spi_nor_rww_end_rd(struct spi_nor *nor, loff_t start, size_t len)
{
 struct spi_nor_rww *rww = &nor->rww;
 u8 first, last;
 int bank;

 guard(mutex)(&nor->lock);

 spi_nor_offset_to_banks(nor->params->bank_size, start, len, &first, &last);
 for (bank = first; bank <= last; bank++)
  nor->rww.used_banks &= ~BIT(bank);

 rww->ongoing_io = false;
 rww->ongoing_rd = false;
}

static int spi_nor_prep_and_lock_rd(struct spi_nor *nor, loff_t start, size_t len)
{
 int ret;

 ret = spi_nor_prep(nor);
 if (ret)
  return ret;

 if (!spi_nor_use_parallel_locking(nor))
  mutex_lock(&nor->lock);
 else
  ret = wait_event_killable(nor->rww.wait,
       spi_nor_rww_start_rd(nor, start, len));

 return ret;
}

static void spi_nor_unlock_and_unprep_rd(struct spi_nor *nor, loff_t start, size_t len)
{
 if (!spi_nor_use_parallel_locking(nor)) {
  mutex_unlock(&nor->lock);
 } else {
  spi_nor_rww_end_rd(nor, start, len);
  wake_up(&nor->rww.wait);
 }

 spi_nor_unprep(nor);
}

/*
 * Initiate the erasure of a single sector
 */
int spi_nor_erase_sector(struct spi_nor *nor, u32 addr)
{
 int i;

 if (nor->spimem) {
  struct spi_mem_op op =
   SPI_NOR_SECTOR_ERASE_OP(nor->erase_opcode,
      nor->addr_nbytes, addr);

  spi_nor_spimem_setup_op(nor, &op, nor->reg_proto);

  return spi_mem_exec_op(nor->spimem, &op);
 } else if (nor->controller_ops->erase) {
  return spi_nor_controller_ops_erase(nor, addr);
 }

 /*
 * Default implementation, if driver doesn't have a specialized HW
 * control
 */
 for (i = nor->addr_nbytes - 1; i >= 0; i--) {
  nor->bouncebuf[i] = addr & 0xff;
  addr >>= 8;
 }

 return spi_nor_controller_ops_write_reg(nor, nor->erase_opcode,
      nor->bouncebuf, nor->addr_nbytes);
}

/**
 * spi_nor_div_by_erase_size() - calculate remainder and update new dividend
 * @erase: pointer to a structure that describes a SPI NOR erase type
 * @dividend: dividend value
 * @remainder: pointer to u32 remainder (will be updated)
 *
 * Return: the result of the division
 */
static u64 spi_nor_div_by_erase_size(const struct spi_nor_erase_type *erase,
         u64 dividend, u32 *remainder)
{
 /* JEDEC JESD216B Standard imposes erase sizes to be power of 2. */
 *remainder = (u32)dividend & erase->size_mask;
 return dividend >> erase->size_shift;
}

/**
 * spi_nor_find_best_erase_type() - find the best erase type for the given
 *     offset in the serial flash memory and the
 *     number of bytes to erase. The region in
 *     which the address fits is expected to be
 *     provided.
 * @map: the erase map of the SPI NOR
 * @region: pointer to a structure that describes a SPI NOR erase region
 * @addr: offset in the serial flash memory
 * @len: number of bytes to erase
 *
 * Return: a pointer to the best fitted erase type, NULL otherwise.
 */
static const struct spi_nor_erase_type *
spi_nor_find_best_erase_type(const struct spi_nor_erase_map *map,
        const struct spi_nor_erase_region *region,
        u64 addr, u32 len)
{
 const struct spi_nor_erase_type *erase;
 u32 rem;
 int i;

 /*
 * Erase types are ordered by size, with the smallest erase type at
 * index 0.
 */
 for (i = SNOR_ERASE_TYPE_MAX - 1; i >= 0; i--) {
  /* Does the erase region support the tested erase type? */
  if (!(region->erase_mask & BIT(i)))
   continue;

  erase = &map->erase_type[i];
  if (!erase->size)
   continue;

  /* Alignment is not mandatory for overlaid regions */
  if (region->overlaid && region->size <= len)
   return erase;

  /* Don't erase more than what the user has asked for. */
  if (erase->size > len)
   continue;

  spi_nor_div_by_erase_size(erase, addr, &rem);
  if (!rem)
   return erase;
 }

 return NULL;
}

/**
 * spi_nor_init_erase_cmd() - initialize an erase command
 * @region: pointer to a structure that describes a SPI NOR erase region
 * @erase: pointer to a structure that describes a SPI NOR erase type
 *
 * Return: the pointer to the allocated erase command, ERR_PTR(-errno)
 *    otherwise.
 */
static struct spi_nor_erase_command *
spi_nor_init_erase_cmd(const struct spi_nor_erase_region *region,
         const struct spi_nor_erase_type *erase)
{
 struct spi_nor_erase_command *cmd;

 cmd = kmalloc(sizeof(*cmd), GFP_KERNEL);
 if (!cmd)
  return ERR_PTR(-ENOMEM);

 INIT_LIST_HEAD(&cmd->list);
 cmd->opcode = erase->opcode;
 cmd->count = 1;

 if (region->overlaid)
  cmd->size = region->size;
 else
  cmd->size = erase->size;

 return cmd;
}

/**
 * spi_nor_destroy_erase_cmd_list() - destroy erase command list
 * @erase_list: list of erase commands
 */
static void spi_nor_destroy_erase_cmd_list(struct list_head *erase_list)
{
 struct spi_nor_erase_command *cmd, *next;

 list_for_each_entry_safe(cmd, next, erase_list, list) {
  list_del(&cmd->list);
  kfree(cmd);
 }
}

/**
 * spi_nor_init_erase_cmd_list() - initialize erase command list
 * @nor: pointer to a 'struct spi_nor'
 * @erase_list: list of erase commands to be executed once we validate that the
 * erase can be performed
 * @addr: offset in the serial flash memory
 * @len: number of bytes to erase
 *
 * Builds the list of best fitted erase commands and verifies if the erase can
 * be performed.
 *
 * Return: 0 on success, -errno otherwise.
 */
static int spi_nor_init_erase_cmd_list(struct spi_nor *nor,
           struct list_head *erase_list,
           u64 addr, u32 len)
{
 const struct spi_nor_erase_map *map = &nor->params->erase_map;
 const struct spi_nor_erase_type *erase, *prev_erase = NULL;
 struct spi_nor_erase_region *region;
 struct spi_nor_erase_command *cmd = NULL;
 u64 region_end;
 unsigned int i;
 int ret = -EINVAL;

 for (i = 0; i < map->n_regions && len; i++) {
  region = &map->regions[i];
  region_end = region->offset + region->size;

  while (len && addr >= region->offset && addr < region_end) {
   erase = spi_nor_find_best_erase_type(map, region, addr,
            len);
   if (!erase)
    goto destroy_erase_cmd_list;

   if (prev_erase != erase || erase->size != cmd->size ||
       region->overlaid) {
    cmd = spi_nor_init_erase_cmd(region, erase);
    if (IS_ERR(cmd)) {
     ret = PTR_ERR(cmd);
     goto destroy_erase_cmd_list;
    }

    list_add_tail(&cmd->list, erase_list);
   } else {
    cmd->count++;
   }

   len -= cmd->size;
   addr += cmd->size;
   prev_erase = erase;
  }
 }

 return 0;

destroy_erase_cmd_list:
 spi_nor_destroy_erase_cmd_list(erase_list);
 return ret;
}

/**
 * spi_nor_erase_multi_sectors() - perform a non-uniform erase
 * @nor: pointer to a 'struct spi_nor'
 * @addr: offset in the serial flash memory
 * @len: number of bytes to erase
 *
 * Build a list of best fitted erase commands and execute it once we validate
 * that the erase can be performed.
 *
 * Return: 0 on success, -errno otherwise.
 */
static int spi_nor_erase_multi_sectors(struct spi_nor *nor, u64 addr, u32 len)
{
 LIST_HEAD(erase_list);
 struct spi_nor_erase_command *cmd, *next;
 int ret;

 ret = spi_nor_init_erase_cmd_list(nor, &erase_list, addr, len);
 if (ret)
  return ret;

 list_for_each_entry_safe(cmd, next, &erase_list, list) {
  nor->erase_opcode = cmd->opcode;
  while (cmd->count) {
   dev_vdbg(nor->dev, "erase_cmd->size = 0x%08x, erase_cmd->opcode = 0x%02x, erase_cmd->count = %u\n",
     cmd->size, cmd->opcode, cmd->count);

   ret = spi_nor_lock_device(nor);
   if (ret)
    goto destroy_erase_cmd_list;

   ret = spi_nor_write_enable(nor);
   if (ret) {
    spi_nor_unlock_device(nor);
    goto destroy_erase_cmd_list;
   }

   ret = spi_nor_erase_sector(nor, addr);
   spi_nor_unlock_device(nor);
   if (ret)
    goto destroy_erase_cmd_list;

   ret = spi_nor_wait_till_ready(nor);
   if (ret)
    goto destroy_erase_cmd_list;

   addr += cmd->size;
   cmd->count--;
  }
  list_del(&cmd->list);
  kfree(cmd);
 }

 return 0;

destroy_erase_cmd_list:
 spi_nor_destroy_erase_cmd_list(&erase_list);
 return ret;
}

static int spi_nor_erase_dice(struct spi_nor *nor, loff_t addr,
         size_t len, size_t die_size)
{
 unsigned long timeout;
 int ret;

 /*
 * Scale the timeout linearly with the size of the flash, with
 * a minimum calibrated to an old 2MB flash. We could try to
 * pull these from CFI/SFDP, but these values should be good
 * enough for now.
 */
 timeout = max(CHIP_ERASE_2MB_READY_WAIT_JIFFIES,
        CHIP_ERASE_2MB_READY_WAIT_JIFFIES *
        (unsigned long)(nor->mtd.size / SZ_2M));

 do {
  ret = spi_nor_lock_device(nor);
  if (ret)
   return ret;

  ret = spi_nor_write_enable(nor);
  if (ret) {
   spi_nor_unlock_device(nor);
   return ret;
  }

  ret = spi_nor_erase_die(nor, addr, die_size);

  spi_nor_unlock_device(nor);
  if (ret)
   return ret;

  ret = spi_nor_wait_till_ready_with_timeout(nor, timeout);
  if (ret)
   return ret;

  addr += die_size;
  len -= die_size;

 } while (len);

 return 0;
}

/*
 * Erase an address range on the nor chip.  The address range may extend
 * one or more erase sectors. Return an error if there is a problem erasing.
 */
static int spi_nor_erase(struct mtd_info *mtd, struct erase_info *instr)
{
 struct spi_nor *nor = mtd_to_spi_nor(mtd);
 u8 n_dice = nor->params->n_dice;
 bool multi_die_erase = false;
 u32 addr, len, rem;
 size_t die_size;
 int ret;

 dev_dbg(nor->dev, "at 0x%llx, len %lld\n", (long long)instr->addr,
   (long long)instr->len);

 if (spi_nor_has_uniform_erase(nor)) {
  div_u64_rem(instr->len, mtd->erasesize, &rem);
  if (rem)
   return -EINVAL;
 }

 addr = instr->addr;
 len = instr->len;

 if (n_dice) {
  die_size = div_u64(mtd->size, n_dice);
  if (!(len & (die_size - 1)) && !(addr & (die_size - 1)))
   multi_die_erase = true;
 } else {
  die_size = mtd->size;
 }

 ret = spi_nor_prep_and_lock_pe(nor, instr->addr, instr->len);
 if (ret)
  return ret;

 /* chip (die) erase? */
 if ((len == mtd->size && !(nor->flags & SNOR_F_NO_OP_CHIP_ERASE)) ||
     multi_die_erase) {
  ret = spi_nor_erase_dice(nor, addr, len, die_size);
  if (ret)
   goto erase_err;

 /* REVISIT in some cases we could speed up erasing large regions
 * by using SPINOR_OP_SE instead of SPINOR_OP_BE_4K.  We may have set up
 * to use "small sector erase", but that's not always optimal.
 */

 /* "sector"-at-a-time erase */
 } else if (spi_nor_has_uniform_erase(nor)) {
  while (len) {
   ret = spi_nor_lock_device(nor);
   if (ret)
    goto erase_err;

   ret = spi_nor_write_enable(nor);
   if (ret) {
    spi_nor_unlock_device(nor);
    goto erase_err;
   }

   ret = spi_nor_erase_sector(nor, addr);
   spi_nor_unlock_device(nor);
   if (ret)
    goto erase_err;

   ret = spi_nor_wait_till_ready(nor);
   if (ret)
    goto erase_err;

   addr += mtd->erasesize;
   len -= mtd->erasesize;
  }

 /* erase multiple sectors */
 } else {
  ret = spi_nor_erase_multi_sectors(nor, addr, len);
  if (ret)
   goto erase_err;
 }

 ret = spi_nor_write_disable(nor);

erase_err:
 spi_nor_unlock_and_unprep_pe(nor, instr->addr, instr->len);

 return ret;
}

/**
 * spi_nor_sr1_bit6_quad_enable() - Set the Quad Enable BIT(6) in the Status
 * Register 1.
 * @nor: pointer to a 'struct spi_nor'
 *
 * Bit 6 of the Status Register 1 is the QE bit for Macronix like QSPI memories.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_sr1_bit6_quad_enable(struct spi_nor *nor)
{
 int ret;

 ret = spi_nor_read_sr(nor, nor->bouncebuf);
 if (ret)
  return ret;

 if (nor->bouncebuf[0] & SR1_QUAD_EN_BIT6)
  return 0;

 nor->bouncebuf[0] |= SR1_QUAD_EN_BIT6;

 return spi_nor_write_sr1_and_check(nor, nor->bouncebuf[0]);
}

/**
 * spi_nor_sr2_bit1_quad_enable() - set the Quad Enable BIT(1) in the Status
 * Register 2.
 * @nor:       pointer to a 'struct spi_nor'.
 *
 * Bit 1 of the Status Register 2 is the QE bit for Spansion like QSPI memories.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_sr2_bit1_quad_enable(struct spi_nor *nor)
{
 int ret;

 if (nor->flags & SNOR_F_NO_READ_CR)
  return spi_nor_write_16bit_cr_and_check(nor, SR2_QUAD_EN_BIT1);

 ret = spi_nor_read_cr(nor, nor->bouncebuf);
 if (ret)
  return ret;

 if (nor->bouncebuf[0] & SR2_QUAD_EN_BIT1)
  return 0;

 nor->bouncebuf[0] |= SR2_QUAD_EN_BIT1;

 return spi_nor_write_16bit_cr_and_check(nor, nor->bouncebuf[0]);
}

/**
 * spi_nor_sr2_bit7_quad_enable() - set QE bit in Status Register 2.
 * @nor: pointer to a 'struct spi_nor'
 *
 * Set the Quad Enable (QE) bit in the Status Register 2.
 *
 * This is one of the procedures to set the QE bit described in the SFDP
 * (JESD216 rev B) specification but no manufacturer using this procedure has
 * been identified yet, hence the name of the function.
 *
 * Return: 0 on success, -errno otherwise.
 */
int spi_nor_sr2_bit7_quad_enable(struct spi_nor *nor)
{
 u8 *sr2 = nor->bouncebuf;
 int ret;
 u8 sr2_written;

 /* Check current Quad Enable bit value. */
 ret = spi_nor_read_sr2(nor, sr2);
 if (ret)
  return ret;
 if (*sr2 & SR2_QUAD_EN_BIT7)
  return 0;

 /* Update the Quad Enable bit. */
 *sr2 |= SR2_QUAD_EN_BIT7;

 ret = spi_nor_write_sr2(nor, sr2);
 if (ret)
  return ret;

 sr2_written = *sr2;

 /* Read back and check it. */
 ret = spi_nor_read_sr2(nor, sr2);
 if (ret)
  return ret;

 if (*sr2 != sr2_written) {
  dev_dbg(nor->dev, "SR2: Read back test failed\n");
  return -EIO;
 }

 return 0;
}

static const struct spi_nor_manufacturer *manufacturers[] = {
 &spi_nor_atmel,
 &spi_nor_eon,
 &spi_nor_esmt,
 &spi_nor_everspin,
 &spi_nor_gigadevice,
 &spi_nor_intel,
 &spi_nor_issi,
 &spi_nor_macronix,
 &spi_nor_micron,
 &spi_nor_st,
 &spi_nor_spansion,
 &spi_nor_sst,
 &spi_nor_winbond,
 &spi_nor_xmc,
};

static const struct flash_info spi_nor_generic_flash = {
 .name = "spi-nor-generic",
};

static const struct flash_info *spi_nor_match_id(struct spi_nor *nor,
       const u8 *id)
{
 const struct flash_info *part;
 unsigned int i, j;

 for (i = 0; i < ARRAY_SIZE(manufacturers); i++) {
  for (j = 0; j < manufacturers[i]->nparts; j++) {
   part = &manufacturers[i]->parts[j];
   if (part->id &&
       !memcmp(part->id->bytes, id, part->id->len)) {
    nor->manufacturer = manufacturers[i];
    return part;
   }
  }
 }

 return NULL;
}

static const struct flash_info *spi_nor_detect(struct spi_nor *nor)
{
 const struct flash_info *info;
 u8 *id = nor->bouncebuf;
 int ret;

 ret = spi_nor_read_id(nor, 0, 0, id, nor->reg_proto);
 if (ret) {
  dev_dbg(nor->dev, "error %d reading JEDEC ID\n", ret);
  return ERR_PTR(ret);
 }

 /* Cache the complete flash ID. */
 nor->id = devm_kmemdup(nor->dev, id, SPI_NOR_MAX_ID_LEN, GFP_KERNEL);
 if (!nor->id)
  return ERR_PTR(-ENOMEM);

 info = spi_nor_match_id(nor, id);

 /* Fallback to a generic flash described only by its SFDP data. */
 if (!info) {
  ret = spi_nor_check_sfdp_signature(nor);
  if (!ret)
   info = &spi_nor_generic_flash;
 }

 if (!info) {
  dev_err(nor->dev, "unrecognized JEDEC id bytes: %*ph\n",
   SPI_NOR_MAX_ID_LEN, id);
  return ERR_PTR(-ENODEV);
 }
 return info;
}

static int spi_nor_read(struct mtd_info *mtd, loff_t from, size_t len,
   size_t *retlen, u_char *buf)
{
 struct spi_nor *nor = mtd_to_spi_nor(mtd);
 loff_t from_lock = from;
 size_t len_lock = len;
 ssize_t ret;

 dev_dbg(nor->dev, "from 0x%08x, len %zd\n", (u32)from, len);

 ret = spi_nor_prep_and_lock_rd(nor, from_lock, len_lock);
 if (ret)
  return ret;

 while (len) {
  loff_t addr = from;

  ret = spi_nor_read_data(nor, addr, len, buf);
  if (ret == 0) {
   /* We shouldn't see 0-length reads */
   ret = -EIO;
   goto read_err;
  }
  if (ret < 0)
   goto read_err;

  WARN_ON(ret > len);
  *retlen += ret;
  buf += ret;
  from += ret;
  len -= ret;
 }
 ret = 0;

read_err:
 spi_nor_unlock_and_unprep_rd(nor, from_lock, len_lock);

 return ret;
}

/*
 * Write an address range to the nor chip.  Data must be written in
 * FLASH_PAGESIZE chunks.  The address range may be any size provided
 * it is within the physical boundaries.
 */
static int spi_nor_write(struct mtd_info *mtd, loff_t to, size_t len,
 size_t *retlen, const u_char *buf)
{
 struct spi_nor *nor = mtd_to_spi_nor(mtd);
 size_t i;
 ssize_t ret;
 u32 page_size = nor->params->page_size;

 dev_dbg(nor->dev, "to 0x%08x, len %zd\n", (u32)to, len);

 ret = spi_nor_prep_and_lock_pe(nor, to, len);
 if (ret)
  return ret;

 for (i = 0; i < len; ) {
  ssize_t written;
  loff_t addr = to + i;
  size_t page_offset = addr & (page_size - 1);
  /* the size of data remaining on the first page */
  size_t page_remain = min_t(size_t, page_size - page_offset, len - i);

  ret = spi_nor_lock_device(nor);
  if (ret)
   goto write_err;

  ret = spi_nor_write_enable(nor);
  if (ret) {
   spi_nor_unlock_device(nor);
   goto write_err;
  }

  ret = spi_nor_write_data(nor, addr, page_remain, buf + i);
  spi_nor_unlock_device(nor);
  if (ret < 0)
   goto write_err;
  written = ret;

  ret = spi_nor_wait_till_ready(nor);
  if (ret)
   goto write_err;
  *retlen += written;
  i += written;
 }

write_err:
 spi_nor_unlock_and_unprep_pe(nor, to, len);

 return ret;
}

static int spi_nor_check(struct spi_nor *nor)
{
 if (!nor->dev ||
     (!nor->spimem && !nor->controller_ops) ||
     (!nor->spimem && nor->controller_ops &&
     (!nor->controller_ops->read ||
      !nor->controller_ops->write ||
      !nor->controller_ops->read_reg ||
      !nor->controller_ops->write_reg))) {
  pr_err("spi-nor: please fill all the necessary fields!\n");
  return -EINVAL;
 }

 if (nor->spimem && nor->controller_ops) {
  dev_err(nor->dev, "nor->spimem and nor->controller_ops are mutually exclusive, please set just one of them.\n");
  return -EINVAL;
 }

 return 0;
}

void
spi_nor_set_read_settings(struct spi_nor_read_command *read,
     u8 num_mode_clocks,
     u8 num_wait_states,
     u8 opcode,
     enum spi_nor_protocol proto)
{
 read->num_mode_clocks = num_mode_clocks;
 read->num_wait_states = num_wait_states;
 read->opcode = opcode;
 read->proto = proto;
}

void spi_nor_set_pp_settings(struct spi_nor_pp_command *pp, u8 opcode,
        enum spi_nor_protocol proto)
{
 pp->opcode = opcode;
 pp->proto = proto;
}

static int spi_nor_hwcaps2cmd(u32 hwcaps, const int table[][2], size_t size)
{
 size_t i;

 for (i = 0; i < size; i++)
  if (table[i][0] == (int)hwcaps)
   return table[i][1];

 return -EINVAL;
}

int spi_nor_hwcaps_read2cmd(u32 hwcaps)
{
 static const int hwcaps_read2cmd[][2] = {
  { SNOR_HWCAPS_READ,  SNOR_CMD_READ },
  { SNOR_HWCAPS_READ_FAST, SNOR_CMD_READ_FAST },
  { SNOR_HWCAPS_READ_1_1_1_DTR, SNOR_CMD_READ_1_1_1_DTR },
  { SNOR_HWCAPS_READ_1_1_2, SNOR_CMD_READ_1_1_2 },
  { SNOR_HWCAPS_READ_1_2_2, SNOR_CMD_READ_1_2_2 },
  { SNOR_HWCAPS_READ_2_2_2, SNOR_CMD_READ_2_2_2 },
  { SNOR_HWCAPS_READ_1_2_2_DTR, SNOR_CMD_READ_1_2_2_DTR },
  { SNOR_HWCAPS_READ_1_1_4, SNOR_CMD_READ_1_1_4 },
  { SNOR_HWCAPS_READ_1_4_4, SNOR_CMD_READ_1_4_4 },
  { SNOR_HWCAPS_READ_4_4_4, SNOR_CMD_READ_4_4_4 },
  { SNOR_HWCAPS_READ_1_4_4_DTR, SNOR_CMD_READ_1_4_4_DTR },
  { SNOR_HWCAPS_READ_1_1_8, SNOR_CMD_READ_1_1_8 },
  { SNOR_HWCAPS_READ_1_8_8, SNOR_CMD_READ_1_8_8 },
  { SNOR_HWCAPS_READ_8_8_8, SNOR_CMD_READ_8_8_8 },
  { SNOR_HWCAPS_READ_1_8_8_DTR, SNOR_CMD_READ_1_8_8_DTR },
  { SNOR_HWCAPS_READ_8_8_8_DTR, SNOR_CMD_READ_8_8_8_DTR },
 };

 return spi_nor_hwcaps2cmd(hwcaps, hwcaps_read2cmd,
      ARRAY_SIZE(hwcaps_read2cmd));
}

int spi_nor_hwcaps_pp2cmd(u32 hwcaps)
{
 static const int hwcaps_pp2cmd[][2] = {
  { SNOR_HWCAPS_PP,  SNOR_CMD_PP },
  { SNOR_HWCAPS_PP_1_1_4,  SNOR_CMD_PP_1_1_4 },
  { SNOR_HWCAPS_PP_1_4_4,  SNOR_CMD_PP_1_4_4 },
  { SNOR_HWCAPS_PP_4_4_4,  SNOR_CMD_PP_4_4_4 },
  { SNOR_HWCAPS_PP_1_1_8,  SNOR_CMD_PP_1_1_8 },
  { SNOR_HWCAPS_PP_1_8_8,  SNOR_CMD_PP_1_8_8 },
  { SNOR_HWCAPS_PP_8_8_8,  SNOR_CMD_PP_8_8_8 },
  { SNOR_HWCAPS_PP_8_8_8_DTR, SNOR_CMD_PP_8_8_8_DTR },
 };

 return spi_nor_hwcaps2cmd(hwcaps, hwcaps_pp2cmd,
      ARRAY_SIZE(hwcaps_pp2cmd));
}

/**
 * spi_nor_spimem_check_op - check if the operation is supported
 *                           by controller
 *@nor:        pointer to a 'struct spi_nor'
 *@op:         pointer to op template to be checked
 *
 * Returns 0 if operation is supported, -EOPNOTSUPP otherwise.
 */
static int spi_nor_spimem_check_op(struct spi_nor *nor,
       struct spi_mem_op *op)
{
 /*
 * First test with 4 address bytes. The opcode itself might
 * be a 3B addressing opcode but we don't care, because
 * SPI controller implementation should not check the opcode,
 * but just the sequence.
 */
 op->addr.nbytes = 4;
 if (!spi_mem_supports_op(nor->spimem, op)) {
  if (nor->params->size > SZ_16M)
   return -EOPNOTSUPP;

  /* If flash size <= 16MB, 3 address bytes are sufficient */
  op->addr.nbytes = 3;
  if (!spi_mem_supports_op(nor->spimem, op))
   return -EOPNOTSUPP;
 }

 return 0;
}

/**
 * spi_nor_spimem_check_readop - check if the read op is supported
 *                               by controller
 *@nor:         pointer to a 'struct spi_nor'
 *@read:        pointer to op template to be checked
 *
 * Returns 0 if operation is supported, -EOPNOTSUPP otherwise.
 */
static int spi_nor_spimem_check_readop(struct spi_nor *nor,
           const struct spi_nor_read_command *read)
{
 struct spi_mem_op op = SPI_NOR_READ_OP(read->opcode);

 spi_nor_spimem_setup_op(nor, &op, read->proto);

 /* convert the dummy cycles to the number of bytes */
 op.dummy.nbytes = (read->num_mode_clocks + read->num_wait_states) *
     op.dummy.buswidth / 8;
 if (spi_nor_protocol_is_dtr(nor->read_proto))
  op.dummy.nbytes *= 2;

 return spi_nor_spimem_check_op(nor, &op);
}

/**
 * spi_nor_spimem_check_pp - check if the page program op is supported
 *                           by controller
 *@nor:         pointer to a 'struct spi_nor'
 *@pp:          pointer to op template to be checked
 *
 * Returns 0 if operation is supported, -EOPNOTSUPP otherwise.
 */
static int spi_nor_spimem_check_pp(struct spi_nor *nor,
       const struct spi_nor_pp_command *pp)
{
 struct spi_mem_op op = SPI_NOR_PP_OP(pp->opcode);

 spi_nor_spimem_setup_op(nor, &op, pp->proto);

 return spi_nor_spimem_check_op(nor, &op);
}

/**
 * spi_nor_spimem_adjust_hwcaps - Find optimal Read/Write protocol
 *                                based on SPI controller capabilities
 * @nor:        pointer to a 'struct spi_nor'
 * @hwcaps:     pointer to resulting capabilities after adjusting
 *              according to controller and flash's capability
 */
static void
spi_nor_spimem_adjust_hwcaps(struct spi_nor *nor, u32 *hwcaps)
{
 struct spi_nor_flash_parameter *params = nor->params;
 unsigned int cap;

 /* X-X-X modes are not supported yet, mask them all. */
 *hwcaps &= ~SNOR_HWCAPS_X_X_X;

 /*
 * If the reset line is broken, we do not want to enter a stateful
 * mode.
 */
 if (nor->flags & SNOR_F_BROKEN_RESET)
  *hwcaps &= ~(SNOR_HWCAPS_X_X_X | SNOR_HWCAPS_X_X_X_DTR);

 for (cap = 0; cap < sizeof(*hwcaps) * BITS_PER_BYTE; cap++) {
  int rdidx, ppidx;

  if (!(*hwcaps & BIT(cap)))
   continue;

  rdidx = spi_nor_hwcaps_read2cmd(BIT(cap));
  if (rdidx >= 0 &&
      spi_nor_spimem_check_readop(nor, ¶ms->reads[rdidx]))
   *hwcaps &= ~BIT(cap);

  ppidx = spi_nor_hwcaps_pp2cmd(BIT(cap));
  if (ppidx < 0)
   continue;

  if (spi_nor_spimem_check_pp(nor,
         ¶ms->page_programs[ppidx]))
   *hwcaps &= ~BIT(cap);
 }
}

/**
 * spi_nor_set_erase_type() - set a SPI NOR erase type
 * @erase: pointer to a structure that describes a SPI NOR erase type
 * @size: the size of the sector/block erased by the erase type
 * @opcode: the SPI command op code to erase the sector/block
 */
void spi_nor_set_erase_type(struct spi_nor_erase_type *erase, u32 size,
       u8 opcode)
{
 erase->size = size;
 erase->opcode = opcode;
 /* JEDEC JESD216B Standard imposes erase sizes to be power of 2. */
 erase->size_shift = ffs(erase->size) - 1;
 erase->size_mask = (1 << erase->size_shift) - 1;
}

/**
 * spi_nor_mask_erase_type() - mask out a SPI NOR erase type
 * @erase: pointer to a structure that describes a SPI NOR erase type
 */
void spi_nor_mask_erase_type(struct spi_nor_erase_type *erase)
{
 erase->size = 0;
}

/**
 * spi_nor_init_uniform_erase_map() - Initialize uniform erase map
 * @map: the erase map of the SPI NOR
 * @erase_mask: bitmask encoding erase types that can erase the entire
 * flash memory
 * @flash_size: the spi nor flash memory size
 */
void spi_nor_init_uniform_erase_map(struct spi_nor_erase_map *map,
        u8 erase_mask, u64 flash_size)
{
 map->uniform_region.offset = 0;
 map->uniform_region.size = flash_size;
 map->uniform_region.erase_mask = erase_mask;
 map->regions = &map->uniform_region;
 map->n_regions = 1;
}

int spi_nor_post_bfpt_fixups(struct spi_nor *nor,
        const struct sfdp_parameter_header *bfpt_header,
        const struct sfdp_bfpt *bfpt)
{
 int ret;

 if (nor->manufacturer && nor->manufacturer->fixups &&
     nor->manufacturer->fixups->post_bfpt) {
  ret = nor->manufacturer->fixups->post_bfpt(nor, bfpt_header,
          bfpt);
  if (ret)
   return ret;
 }

 if (nor->info->fixups && nor->info->fixups->post_bfpt)
  return nor->info->fixups->post_bfpt(nor, bfpt_header, bfpt);

 return 0;
}

static int spi_nor_select_read(struct spi_nor *nor,
          u32 shared_hwcaps)
{
 int cmd, best_match = fls(shared_hwcaps & SNOR_HWCAPS_READ_MASK) - 1;
 const struct spi_nor_read_command *read;

 if (best_match < 0)
  return -EINVAL;

 cmd = spi_nor_hwcaps_read2cmd(BIT(best_match));
 if (cmd < 0)
  return -EINVAL;

 read = &nor->params->reads[cmd];
 nor->read_opcode = read->opcode;
 nor->read_proto = read->proto;

 /*
 * In the SPI NOR framework, we don't need to make the difference
 * between mode clock cycles and wait state clock cycles.
 * Indeed, the value of the mode clock cycles is used by a QSPI
 * flash memory to know whether it should enter or leave its 0-4-4
 * (Continuous Read / XIP) mode.
 * eXecution In Place is out of the scope of the mtd sub-system.
 * Hence we choose to merge both mode and wait state clock cycles
 * into the so called dummy clock cycles.
 */
 nor->read_dummy = read->num_mode_clocks + read->num_wait_states;
 return 0;
}

static int spi_nor_select_pp(struct spi_nor *nor,
        u32 shared_hwcaps)
{
 int cmd, best_match = fls(shared_hwcaps & SNOR_HWCAPS_PP_MASK) - 1;
 const struct spi_nor_pp_command *pp;

 if (best_match < 0)
  return -EINVAL;

 cmd = spi_nor_hwcaps_pp2cmd(BIT(best_match));
 if (cmd < 0)
  return -EINVAL;

 pp = &nor->params->page_programs[cmd];
 nor->program_opcode = pp->opcode;
 nor->write_proto = pp->proto;
 return 0;
}

/**
 * spi_nor_select_uniform_erase() - select optimum uniform erase type
 * @map: the erase map of the SPI NOR
 *
 * Once the optimum uniform sector erase command is found, disable all the
 * other.
 *
 * Return: pointer to erase type on success, NULL otherwise.
 */
static const struct spi_nor_erase_type *
spi_nor_select_uniform_erase(struct spi_nor_erase_map *map)
{
 const struct spi_nor_erase_type *tested_erase, *erase = NULL;
 int i;
 u8 uniform_erase_type = map->uniform_region.erase_mask;

 /*
 * Search for the biggest erase size, except for when compiled
 * to use 4k erases.
 */
 for (i = SNOR_ERASE_TYPE_MAX - 1; i >= 0; i--) {
  if (!(uniform_erase_type & BIT(i)))
   continue;

  tested_erase = &map->erase_type[i];

  /* Skip masked erase types. */
  if (!tested_erase->size)
   continue;

  /*
 * If the current erase size is the 4k one, stop here,
 * we have found the right uniform Sector Erase command.
 */
  if (IS_ENABLED(CONFIG_MTD_SPI_NOR_USE_4K_SECTORS) &&
      tested_erase->size == SZ_4K) {
   erase = tested_erase;
   break;
  }

  /*
 * Otherwise, the current erase size is still a valid candidate.
 * Select the biggest valid candidate.
 */
  if (!erase && tested_erase->size)
   erase = tested_erase;
   /* keep iterating to find the wanted_size */
 }

 if (!erase)
  return NULL;

 /* Disable all other Sector Erase commands. */
 map->uniform_region.erase_mask = BIT(erase - map->erase_type);
 return erase;
}

static int spi_nor_select_erase(struct spi_nor *nor)
{
 struct spi_nor_erase_map *map = &nor->params->erase_map;
 const struct spi_nor_erase_type *erase = NULL;
 struct mtd_info *mtd = &nor->mtd;
 int i;

 /*
 * The previous implementation handling Sector Erase commands assumed
 * that the SPI flash memory has an uniform layout then used only one
 * of the supported erase sizes for all Sector Erase commands.
 * So to be backward compatible, the new implementation also tries to
 * manage the SPI flash memory as uniform with a single erase sector
 * size, when possible.
 */
 if (spi_nor_has_uniform_erase(nor)) {
  erase = spi_nor_select_uniform_erase(map);
  if (!erase)
   return -EINVAL;
  nor->erase_opcode = erase->opcode;
  mtd->erasesize = erase->size;
  return 0;
 }

 /*
 * For non-uniform SPI flash memory, set mtd->erasesize to the
 * maximum erase sector size. No need to set nor->erase_opcode.
 */
 for (i = SNOR_ERASE_TYPE_MAX - 1; i >= 0; i--) {
  if (map->erase_type[i].size) {
   erase = &map->erase_type[i];
   break;
  }
 }

 if (!erase)
  return -EINVAL;

 mtd->erasesize = erase->size;
 return 0;
}

static int spi_nor_set_addr_nbytes(struct spi_nor *nor)
{
 if (nor->params->addr_nbytes) {
  nor->addr_nbytes = nor->params->addr_nbytes;
 } else if (nor->read_proto == SNOR_PROTO_8_8_8_DTR) {
  /*
 * In 8D-8D-8D mode, one byte takes half a cycle to transfer. So
 * in this protocol an odd addr_nbytes cannot be used because
 * then the address phase would only span a cycle and a half.
 * Half a cycle would be left over. We would then have to start
 * the dummy phase in the middle of a cycle and so too the data
 * phase, and we will end the transaction with half a cycle left
 * over.
 *
 * Force all 8D-8D-8D flashes to use an addr_nbytes of 4 to
 * avoid this situation.
 */
  nor->addr_nbytes = 4;
 } else if (nor->info->addr_nbytes) {
  nor->addr_nbytes = nor->info->addr_nbytes;
 } else {
  nor->addr_nbytes = 3;
 }

 if (nor->addr_nbytes == 3 && nor->params->size > 0x1000000) {
  /* enable 4-byte addressing if the device exceeds 16MiB */
  nor->addr_nbytes = 4;
 }

 if (nor->addr_nbytes > SPI_NOR_MAX_ADDR_NBYTES) {
  dev_dbg(nor->dev, "The number of address bytes is too large: %u\n",
   nor->addr_nbytes);
  return -EINVAL;
 }

 /* Set 4byte opcodes when possible. */
 if (nor->addr_nbytes == 4 && nor->flags & SNOR_F_4B_OPCODES &&
     !(nor->flags & SNOR_F_HAS_4BAIT))
  spi_nor_set_4byte_opcodes(nor);

 return 0;
}

static int spi_nor_setup(struct spi_nor *nor,
    const struct spi_nor_hwcaps *hwcaps)
{
 struct spi_nor_flash_parameter *params = nor->params;
 u32 ignored_mask, shared_mask;
 int err;

 /*
 * Keep only the hardware capabilities supported by both the SPI
 * controller and the SPI flash memory.
 */
 shared_mask = hwcaps->mask & params->hwcaps.mask;

 if (nor->spimem) {
  /*
 * When called from spi_nor_probe(), all caps are set and we
 * need to discard some of them based on what the SPI
 * controller actually supports (using spi_mem_supports_op()).
 */
--> --------------------

--> maximum size reached

--> --------------------