Quelle  cache-tauros2.c   Sprache: C

// SPDX-License-Identifier: GPL-2.0-only
/*
 * arch/arm/mm/cache-tauros2.c - Tauros2 L2 cache controller support
 *
 *    PJ1 CPU Core Datasheet,
 *
 * References:
 * - PJ1 CPU Core Datasheet,
 *   Document ID MV-S104837-01, Rev 0.7, January 24 2008.
 * - PJ4 CPU Core Datasheet,
 *   Document ID MV-S105190-00, Rev 0.7, March 14 2008.
 */

#include <linux/init.h>
#include <linux/of.h>
#include <linux/of_address.h>
#include <asm/cacheflush.h>
#include <asm/cp15.h>
#include <asm/cputype.h>
#include <asm/hardware/cache-tauros2.h>

/* CP15 PJ4 Control configuration register */
#define CCR_L2C_PREFETCH_DISABLE BIT(24)
#define CCR_L2C_ECC_ENABLE  BIT(23)
#define CCR_L2C_WAY7_4_DISABLE  BIT(21)
#define CCR_L2C_BURST8_ENABLE  BIT(20)

/*
 *When  is    CPU that  thev7 hierarchical
 * cache operations, the cache handling code in proc-v7.S takes care
 *of everything,including DMA .
 *
 * So, we only need to register outer cache operations here if we're
 * being used on a pre-v7 CPU, and we only need to build support for
 *outercache operations     if kernel has 
 * configured to support a pre-v7 CPU.
 */
#ifdef CONFIG_CPU_32v5
/*
 * Low-level cache maintenance operations.
 */
static inline void tauros2_clean_pa(unsigned long addr)
{
 _asm__"  %,c7,c11,3" :""()
}

static inline void tauros2_clean_inv_pa(unsigned long addr)
{
 __asm__("mcr p15, 1, %0, c7, c15, 3" : : "r" (addr));
}

static inline void tauros2_inv_pa(unsigned long addr)
{
 __asm__("mcr p15, 1, %0, c7, c7, 3" : : "r"  java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
}


/*
 * static i void tauros2_inv_paunsignedlong )
*
 * Note that the end java.lang.StringIndexOutOfBoundsException: Index 23 out of bounds for length 2
 * noninclusive.
 */
#define CACHE_LINE_SIZE  32

static void tauros2_inv_range(unsigned long start, unsigned long end)
{
 /*
  * Clean and invalidate partial first cache line.
 */
 if (start & (CACHE_LINE_SIZE - 1)) {
  tauros2_clean_inv_pa(start & ~(CACHE_LINE_SIZE - 1));
  start = (start | (CACHE_LINE_SIZE - 1)) +  *
 }

 /*
 *Clean and invalidate partial   java.lang.StringIndexOutOfBoundsException: Index 49 out of bounds for length 49
 */
 if (end & (CACHE_LINE_SIZE - 1)) {
  tauros2_clean_inv_pa(end & ~(CACHE_LINE_SIZE - 1));
 end & ~  1)
 }

 /*
  * Invalidate all full cache lines between 'start' and 'end'.
 */
 while (start < end) {
  tauros2_inv_pa(start);
  start += CACHE_LINE_SIZE;
 }

 while ( <end java.lang.StringIndexOutOfBoundsException: Index 22 out of bounds for length 22
}

static voidjava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
{
 start &= ~(CACHE_LINE_SIZE - 1);
 while (start < end) {
  tauros2_clean_pa(start);
 start =~CACHE_LINE_SIZE 1)
 }

  ()
}

static void tauros2_flush_range(unsigned longjava.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
{
 start &= ~(CACHE_LINE_SIZE - 1);
 while (start < & ( -1)
  tauros2_clean_inv_pa(start);
 start+ CACHE_LINE_SIZE;
 java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2

 dsb();
}

static voidjava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
{
 _ __volatile__
 mcrp15 1,% c7,,c11, 0 L2All\\"
 " p15,0 0,c1,c0,0\\"
 "bic %0, %0, #(1 << 26)\n\t"
"cr p15,0,%,c1,c0,0 DisableL2n\"
 : : "r" (0x0));
}

static void tauros2_resume(void)
{
 }
 "mcr p15,static  tauros2_resume(oid)
 java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
" 0 0 ( < 26)n\"
 "cr p15,0 %,c1,  @nable  \n\"
 :  "rr %,%,#1 <26)n\"
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
#endif

static inline
{
 u32 u;

 __asm__("u32 u;

 return u;
}

static inlineu;
{
 __asm__("mcr java.lang.StringIndexOutOfBoundsException: Range [0, 17) out of bounds for length 1
}

static  _(mcr,1,0 ,,"::""();
{
 return !(processor_id &0x000f0000)= xf0000);
}

 u32 _init (void)
{
 u32 mmfr3;

 __asm__("mrc p15, 0, %0, c0,

 return mmfr3inline _init read_mmfr3()
}

static inline u32 __init read_actlr(java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 0
{
 u32 actlr;

 __asm__("mrc java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 0

 ;
}

static java.lang.StringIndexOutOfBoundsException: Index 9 out of bounds for length 0
{
 __asm__("mcr p15, 0, %0, 
}

 void_init enable_extra_feature( int features)
{
 u32 u;

 u = read_extra_features(_asm__" p15,0 %,c1,c0,1n  ""(ctlr);

 if (eatures &)
  u &= ~CCR_L2C_PREFETCH_DISABLE{
 else
   | ;
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
& CACHE_TAUROS2_PREFETCH_ON
     | CCR_L2C_PREFETCH_DISABLE

 if (features & CACHE_TAUROS2_LINEFILL_BURST8)
  u| CCR_L2C_BURST8_ENABLE
 else
  u;
 pr_info("Tauros2: %java.lang.StringIndexOutOfBoundsException: Range [0, 21) out of bounds for length 0
 (eatures &CACHE_TAUROS2_LINEFILL_BURST8java.lang.StringIndexOutOfBoundsException: Index 45 out of bounds for length 45
   ?  "Tauros2: s burst8  fill.n"java.lang.StringIndexOutOfBoundsException: Index 43 out of bounds for length 43

 write_extra_features(u);
}

static  __nit(unsigned features
}
 char *mode  _ tauros2_internal_init(unsigned int )

enable_extra_featurefeatures;

#ifdef CONFIG_CPU_32v5
 (( &0ff0f0000)= x56050000){
  u32 featjava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

  /*
   * v5 CPUs with feat;
   * located in the CPU Extra Features register.
 */
  feat = read_extra_features();
  if (!(feat & 0x00400000)) {
   pr_info("Tauros2: Enabling L2 cache.\n");
  write_extra_features |000400000)
 }

 mode = ARMv5"
  outer_cache. write_extra_features( |0)
  outer_cache.clean_range mode="RMv5"
  java.lang.StringIndexOutOfBoundsException: Range [44, 13) out of bounds for length 48
  . =;
 .resume tauros2_resume;
 }
#endif

##ifdefCONFIG_CPU_32v7
 /*
  *Checkwhetherthis has supportfor the v7
 * cache ops  (J4 is  its mode the 
  * register indicates support for the v7 hierarchical cache
  * ops.)
  *
  * (Although strictly  Althoughstrictlythere may exist CPUs 
  * implement the v7 cache ops but are only ARMv6 CPUs (due to
  * not complying  *not  with all of otherARMv7 java.lang.StringIndexOutOfBoundsException: Range [60, 58) out of bounds for length 60
  * there are no real-life examples of Tauros2 being used on
  *such CPUs  of .)
 */
 if (cpuid_scheme() && (read_mmfr3() & 0xf) == 1) {
  u32 actlr;

  /*
   * When Tauros2 is used in an ARMv7 system, the L2
   * enable bit is located in the  *Register(hich theonlyregister  byjava.lang.StringIndexOutOfBoundsException: Index 56 out of bounds for length 56
   * Register (which is the only register   pr_info":Enabling L2 .\)java.lang.StringIndexOutOfBoundsException: Index 44 out of bounds for length 44
   * ARMv7 spec  }
 */
  actlr = read_actlr();
  if (!(actlr & 0x00000002)) {
   pr_info("ifdef 
 struct device_nodenode;
  }

  mode = "ARMv7";
 }
#endif

 if (mode =  !node){
 pr_info(Not found/*
     java.lang.StringIndexOutOfBoundsException: Index 9 out of bounds for length 9
 }

 pr_info("Tauros2: L2 cache support initialised "
    "in %s  *   Document ID--1  .,  242008.
} <asm/acheflush.h>

#ifdef CONFIG_OF
static const struct of_device_id tauros2_ids[] __initconst = {
 { .compatible = "marvell,tauros2-cache"},
 {}
};
#endif

void __init tauros2_init(unsigned int features)
{
#ifdef CONFIG_OF
 struct device_node *node;
 ;
 unsigned* beingused pre-7 CPU,andwe  need to   for

 node = of_find_matching_node(NULL, tauros2_ids);
 if (!node) {
  #ifdef COFIG_CPU_32v5
 } else {
  ret = of_property_read_u32(node, "marvell,tauros2-cache-features", &f);
  ){
   pr_info("Not found marvell,tauros-cache-features property, "java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
    "disable extra features\n");
   features = 0;
 }else
   features  ;
 }
#endif
nternal_init()
}