Quelle  gcc-sa8775p.c   Sprache: C

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/*
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 * Copyright (c) 2023, Linaro Limited
 */

#include <linux/clk-provider.h>
#include <linux/module.h>
#include <linux/mod_devicetable.h>
#include <linux/of.h>
#include <linux/platform_device.h>
#include <linux/regmap.h>

#include <dt-bindings/clock/qcom,sa8775p-gcc.h>

#include "clk-alpha-pll.h"
#include "clk-branch.h"
#include "clk-rcg.h"
#include "clk-regmap.h"
#include "clk-regmap-divider.h"
#include "clk-regmap-mux.h"
#include "clk-regmap-phy-mux.h"
#include "common.h"
#include "gdsc.h"
#include "reset.h"

/* Need to match the order of clocks in DT binding */
enum {
 DT_BI_TCXO,
 DT_SLEEP_CLK,
 DT_UFS_PHY_RX_SYMBOL_0_CLK,
 DT_UFS_PHY_RX_SYMBOL_1_CLK,
 DT_UFS_PHY_TX_SYMBOL_0_CLK,
 DT_UFS_CARD_RX_SYMBOL_0_CLK,
 DT_UFS_CARD_RX_SYMBOL_1_CLK,
 DT_UFS_CARD_TX_SYMBOL_0_CLK,
 DT_USB3_PHY_WRAPPER_GCC_USB30_PRIM_PIPE_CLK,
 DT_USB3_PHY_WRAPPER_GCC_USB30_SEC_PIPE_CLK,
 DT_PCIE_0_PIPE_CLK,
 DT_PCIE_1_PIPE_CLK,
 DT_PCIE_PHY_AUX_CLK,
 DT_RXC0_REF_CLK,
 DT_RXC1_REF_CLK,
};

enum {
 P_BI_TCXO,
 P_GCC_GPLL0_OUT_EVEN,
 P_GCC_GPLL0_OUT_MAIN,
 P_GCC_GPLL1_OUT_MAIN,
 P_GCC_GPLL4_OUT_MAIN,
 P_GCC_GPLL5_OUT_MAIN,
 P_GCC_GPLL7_OUT_MAIN,
 P_GCC_GPLL9_OUT_MAIN,
 P_PCIE_0_PIPE_CLK,
 P_PCIE_1_PIPE_CLK,
 P_PCIE_PHY_AUX_CLK,
 P_RXC0_REF_CLK,
 P_RXC1_REF_CLK,
 P_SLEEP_CLK,
 P_UFS_CARD_RX_SYMBOL_0_CLK,
 P_UFS_CARD_RX_SYMBOL_1_CLK,
 P_UFS_CARD_TX_SYMBOL_0_CLK,
 P_UFS_PHY_RX_SYMBOL_0_CLK,
 P_UFS_PHY_RX_SYMBOL_1_CLK,
 P_UFS_PHY_TX_SYMBOL_0_CLK,
 P_USB3_PHY_WRAPPER_GCC_USB30_PRIM_PIPE_CLK,
 P_USB3_PHY_WRAPPER_GCC_USB30_SEC_PIPE_CLK,
};

static const struct clk_parent_data gcc_parent_data_tcxo = { .index = DT_BI_TCXO };

static struct clk_alpha_pll gcc_gpll0 = {
 .offset = 0x0,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_EVO],
 .clkr = {
  .enable_reg = 0x4b028,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpll0",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_evo_ops,
  },
 },
};

static const struct clk_div_table post_div_table_gcc_gpll0_out_even[] = {
 { 0x1, 2 },
 { }
};

static struct clk_alpha_pll_postdiv gcc_gpll0_out_even = {
 .offset = 0x0,
 .post_div_shift = 10,
 .post_div_table = post_div_table_gcc_gpll0_out_even,
 .num_post_div = ARRAY_SIZE(post_div_table_gcc_gpll0_out_even),
 .width = 4,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_EVO],
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_gpll0_out_even",
  .parent_hws = (const struct clk_hw*[]){
   &gcc_gpll0.clkr.hw,
  },
  .num_parents = 1,
  .ops = &clk_alpha_pll_postdiv_lucid_evo_ops,
 },
};

static struct clk_alpha_pll gcc_gpll1 = {
 .offset = 0x1000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_EVO],
 .clkr = {
  .enable_reg = 0x4b028,
  .enable_mask = BIT(1),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpll1",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_evo_ops,
  },
 },
};

static struct clk_alpha_pll gcc_gpll4 = {
 .offset = 0x4000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_EVO],
 .clkr = {
  .enable_reg = 0x4b028,
  .enable_mask = BIT(4),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpll4",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_evo_ops,
  },
 },
};

static struct clk_alpha_pll gcc_gpll5 = {
 .offset = 0x5000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_EVO],
 .clkr = {
  .enable_reg = 0x4b028,
  .enable_mask = BIT(5),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpll5",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_evo_ops,
  },
 },
};

static struct clk_alpha_pll gcc_gpll7 = {
 .offset = 0x7000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_EVO],
 .clkr = {
  .enable_reg = 0x4b028,
  .enable_mask = BIT(7),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpll7",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_evo_ops,
  },
 },
};

static struct clk_alpha_pll gcc_gpll9 = {
 .offset = 0x9000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_EVO],
 .clkr = {
  .enable_reg = 0x4b028,
  .enable_mask = BIT(9),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpll9",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_evo_ops,
  },
 },
};

static const struct parent_map gcc_parent_map_0[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_0[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_1[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL4_OUT_MAIN, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_1[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll4.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_2[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_SLEEP_CLK, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_2[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .index = DT_SLEEP_CLK },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_3[] = {
 { P_BI_TCXO, 0 },
 { P_SLEEP_CLK, 5 },
};

static const struct clk_parent_data gcc_parent_data_3[] = {
 { .index = DT_BI_TCXO },
 { .index = DT_SLEEP_CLK },
};

static const struct parent_map gcc_parent_map_4[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL1_OUT_MAIN, 4 },
 { P_GCC_GPLL4_OUT_MAIN, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_4[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll1.clkr.hw },
 { .hw = &gcc_gpll4.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_5[] = {
 { P_BI_TCXO, 0 },
};

static const struct clk_parent_data gcc_parent_data_5[] = {
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_6[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL7_OUT_MAIN, 2 },
 { P_GCC_GPLL4_OUT_MAIN, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_6[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll7.clkr.hw },
 { .hw = &gcc_gpll4.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_7[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL7_OUT_MAIN, 2 },
 { P_RXC0_REF_CLK, 3 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_7[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll7.clkr.hw },
 { .index = DT_RXC0_REF_CLK },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_8[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL7_OUT_MAIN, 2 },
 { P_RXC1_REF_CLK, 3 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_8[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll7.clkr.hw },
 { .index = DT_RXC1_REF_CLK },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_9[] = {
 { P_PCIE_PHY_AUX_CLK, 1 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_9[] = {
 { .index = DT_PCIE_PHY_AUX_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_11[] = {
 { P_PCIE_PHY_AUX_CLK, 1 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_11[] = {
 { .index = DT_PCIE_PHY_AUX_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_13[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL9_OUT_MAIN, 2 },
 { P_GCC_GPLL4_OUT_MAIN, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_13[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll9.clkr.hw },
 { .hw = &gcc_gpll4.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_14[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
};

static const struct clk_parent_data gcc_parent_data_14[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
};

static const struct parent_map gcc_parent_map_15[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL7_OUT_MAIN, 2 },
 { P_GCC_GPLL5_OUT_MAIN, 3 },
 { P_GCC_GPLL4_OUT_MAIN, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_15[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll7.clkr.hw },
 { .hw = &gcc_gpll5.clkr.hw },
 { .hw = &gcc_gpll4.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_16[] = {
 { P_UFS_CARD_RX_SYMBOL_0_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_16[] = {
 { .index = DT_UFS_CARD_RX_SYMBOL_0_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_17[] = {
 { P_UFS_CARD_RX_SYMBOL_1_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_17[] = {
 { .index = DT_UFS_CARD_RX_SYMBOL_1_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_18[] = {
 { P_UFS_CARD_TX_SYMBOL_0_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_18[] = {
 { .index = DT_UFS_CARD_TX_SYMBOL_0_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_19[] = {
 { P_UFS_PHY_RX_SYMBOL_0_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_19[] = {
 { .index = DT_UFS_PHY_RX_SYMBOL_0_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_20[] = {
 { P_UFS_PHY_RX_SYMBOL_1_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_20[] = {
 { .index = DT_UFS_PHY_RX_SYMBOL_1_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_21[] = {
 { P_UFS_PHY_TX_SYMBOL_0_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_21[] = {
 { .index = DT_UFS_PHY_TX_SYMBOL_0_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_22[] = {
 { P_USB3_PHY_WRAPPER_GCC_USB30_PRIM_PIPE_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_22[] = {
 { .index = DT_USB3_PHY_WRAPPER_GCC_USB30_PRIM_PIPE_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_23[] = {
 { P_USB3_PHY_WRAPPER_GCC_USB30_SEC_PIPE_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_23[] = {
 { .index = DT_USB3_PHY_WRAPPER_GCC_USB30_SEC_PIPE_CLK },
 { .index = DT_BI_TCXO },
};

static struct clk_regmap_mux gcc_pcie_0_phy_aux_clk_src = {
 .reg = 0xa9074,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_9,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_0_phy_aux_clk_src",
   .parent_data = gcc_parent_data_9,
   .num_parents = ARRAY_SIZE(gcc_parent_data_9),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_phy_mux gcc_pcie_0_pipe_clk_src = {
 .reg = 0xa906c,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_0_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data){
    .index = DT_PCIE_0_PIPE_CLK,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_mux gcc_pcie_1_phy_aux_clk_src = {
 .reg = 0x77074,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_11,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_1_phy_aux_clk_src",
   .parent_data = gcc_parent_data_11,
   .num_parents = ARRAY_SIZE(gcc_parent_data_11),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_phy_mux gcc_pcie_1_pipe_clk_src = {
 .reg = 0x7706c,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_1_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data) {
    .index = DT_PCIE_1_PIPE_CLK,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_card_rx_symbol_0_clk_src = {
 .reg = 0x81060,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_16,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_ufs_card_rx_symbol_0_clk_src",
   .parent_data = gcc_parent_data_16,
   .num_parents = ARRAY_SIZE(gcc_parent_data_16),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_card_rx_symbol_1_clk_src = {
 .reg = 0x810d0,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_17,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_ufs_card_rx_symbol_1_clk_src",
   .parent_data = gcc_parent_data_17,
   .num_parents = ARRAY_SIZE(gcc_parent_data_17),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_card_tx_symbol_0_clk_src = {
 .reg = 0x81050,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_18,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_ufs_card_tx_symbol_0_clk_src",
   .parent_data = gcc_parent_data_18,
   .num_parents = ARRAY_SIZE(gcc_parent_data_18),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_phy_rx_symbol_0_clk_src = {
 .reg = 0x83060,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_19,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_ufs_phy_rx_symbol_0_clk_src",
   .parent_data = gcc_parent_data_19,
   .num_parents = ARRAY_SIZE(gcc_parent_data_19),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_phy_rx_symbol_1_clk_src = {
 .reg = 0x830d0,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_20,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_ufs_phy_rx_symbol_1_clk_src",
   .parent_data = gcc_parent_data_20,
   .num_parents = ARRAY_SIZE(gcc_parent_data_20),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_phy_tx_symbol_0_clk_src = {
 .reg = 0x83050,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_21,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_ufs_phy_tx_symbol_0_clk_src",
   .parent_data = gcc_parent_data_21,
   .num_parents = ARRAY_SIZE(gcc_parent_data_21),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb3_prim_phy_pipe_clk_src = {
 .reg = 0x1b068,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_22,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_usb3_prim_phy_pipe_clk_src",
   .parent_data = gcc_parent_data_22,
   .num_parents = ARRAY_SIZE(gcc_parent_data_22),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb3_sec_phy_pipe_clk_src = {
 .reg = 0x2f068,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_23,
 .clkr = {
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_usb3_sec_phy_pipe_clk_src",
   .parent_data = gcc_parent_data_23,
   .num_parents = ARRAY_SIZE(gcc_parent_data_23),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static const struct freq_tbl ftbl_gcc_emac0_phy_aux_clk_src[] = {
 F(19200000, P_BI_TCXO, 1, 0, 0),
 { }
};

static struct clk_rcg2 gcc_emac0_phy_aux_clk_src = {
 .cmd_rcgr = 0xb6028,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_emac0_phy_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_emac0_phy_aux_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_emac0_ptp_clk_src[] = {
 F(125000000, P_GCC_GPLL7_OUT_MAIN, 8, 0, 0),
 F(230400000, P_GCC_GPLL4_OUT_MAIN, 3.5, 0, 0),
 { }
};

static struct clk_rcg2 gcc_emac0_ptp_clk_src = {
 .cmd_rcgr = 0xb6060,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_6,
 .freq_tbl = ftbl_gcc_emac0_ptp_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_emac0_ptp_clk_src",
  .parent_data = gcc_parent_data_6,
  .num_parents = ARRAY_SIZE(gcc_parent_data_6),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_emac0_rgmii_clk_src[] = {
 F(125000000, P_GCC_GPLL7_OUT_MAIN, 8, 0, 0),
 F(250000000, P_GCC_GPLL7_OUT_MAIN, 4, 0, 0),
 { }
};

static struct clk_rcg2 gcc_emac0_rgmii_clk_src = {
 .cmd_rcgr = 0xb6048,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_7,
 .freq_tbl = ftbl_gcc_emac0_rgmii_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_emac0_rgmii_clk_src",
  .parent_data = gcc_parent_data_7,
  .num_parents = ARRAY_SIZE(gcc_parent_data_7),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_emac1_phy_aux_clk_src = {
 .cmd_rcgr = 0xb4028,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_emac0_phy_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_emac1_phy_aux_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_emac1_ptp_clk_src = {
 .cmd_rcgr = 0xb4060,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_6,
 .freq_tbl = ftbl_gcc_emac0_ptp_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_emac1_ptp_clk_src",
  .parent_data = gcc_parent_data_6,
  .num_parents = ARRAY_SIZE(gcc_parent_data_6),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_emac1_rgmii_clk_src = {
 .cmd_rcgr = 0xb4048,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_8,
 .freq_tbl = ftbl_gcc_emac0_rgmii_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_emac1_rgmii_clk_src",
  .parent_data = gcc_parent_data_8,
  .num_parents = ARRAY_SIZE(gcc_parent_data_8),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_gp1_clk_src[] = {
 F(100000000, P_GCC_GPLL0_OUT_MAIN, 6, 0, 0),
 F(200000000, P_GCC_GPLL0_OUT_MAIN, 3, 0, 0),
 { }
};

static struct clk_rcg2 gcc_gp1_clk_src = {
 .cmd_rcgr = 0x70004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_gp1_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_gp2_clk_src = {
 .cmd_rcgr = 0x71004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_gp2_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_gp3_clk_src = {
 .cmd_rcgr = 0x62004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_gp3_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_gp4_clk_src = {
 .cmd_rcgr = 0x1e004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_gp4_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_gp5_clk_src = {
 .cmd_rcgr = 0x1f004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_gp5_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_0_aux_clk_src = {
 .cmd_rcgr = 0xa9078,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_emac0_phy_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_pcie_0_aux_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_pcie_0_phy_rchng_clk_src[] = {
 F(100000000, P_GCC_GPLL0_OUT_MAIN, 6, 0, 0),
 { }
};

static struct clk_rcg2 gcc_pcie_0_phy_rchng_clk_src = {
 .cmd_rcgr = 0xa9054,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_pcie_0_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_1_aux_clk_src = {
 .cmd_rcgr = 0x77078,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_emac0_phy_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_pcie_1_aux_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_1_phy_rchng_clk_src = {
 .cmd_rcgr = 0x77054,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_pcie_1_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_pdm2_clk_src[] = {
 F(60000000, P_GCC_GPLL0_OUT_MAIN, 10, 0, 0),
 { }
};

static struct clk_rcg2 gcc_pdm2_clk_src = {
 .cmd_rcgr = 0x3f010,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pdm2_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_pdm2_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_qupv3_wrap0_s0_clk_src[] = {
 F(7372800, P_GCC_GPLL0_OUT_EVEN, 1, 384, 15625),
 F(14745600, P_GCC_GPLL0_OUT_EVEN, 1, 768, 15625),
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(29491200, P_GCC_GPLL0_OUT_EVEN, 1, 1536, 15625),
 F(32000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 75),
 F(48000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 25),
 F(64000000, P_GCC_GPLL0_OUT_EVEN, 1, 16, 75),
 F(80000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 15),
 F(96000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 25),
 F(120000000, P_GCC_GPLL0_OUT_MAIN, 5, 0, 0),
 { }
};

static struct clk_init_data gcc_qupv3_wrap0_s0_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s0_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s0_clk_src = {
 .cmd_rcgr = 0x23154,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s0_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s1_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s1_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s1_clk_src = {
 .cmd_rcgr = 0x23288,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s1_clk_src_init,
};

static const struct freq_tbl ftbl_gcc_qupv3_wrap0_s2_clk_src[] = {
 F(7372800, P_GCC_GPLL0_OUT_EVEN, 1, 384, 15625),
 F(14745600, P_GCC_GPLL0_OUT_EVEN, 1, 768, 15625),
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(29491200, P_GCC_GPLL0_OUT_EVEN, 1, 1536, 15625),
 F(32000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 75),
 F(48000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 25),
 F(64000000, P_GCC_GPLL0_OUT_EVEN, 1, 16, 75),
 F(80000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 15),
 F(96000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 25),
 F(100000000, P_GCC_GPLL0_OUT_MAIN, 6, 0, 0),
 { }
};

static struct clk_init_data gcc_qupv3_wrap0_s2_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s2_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s2_clk_src = {
 .cmd_rcgr = 0x233bc,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s2_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s3_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s3_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s3_clk_src = {
 .cmd_rcgr = 0x234f0,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s3_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s4_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s4_clk_src",
 .parent_data = gcc_parent_data_1,
 .num_parents = ARRAY_SIZE(gcc_parent_data_1),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s4_clk_src = {
 .cmd_rcgr = 0x23624,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s4_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s5_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s5_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s5_clk_src = {
 .cmd_rcgr = 0x23758,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s5_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s6_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s6_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s6_clk_src = {
 .cmd_rcgr = 0x2388c,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s6_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s0_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s0_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s0_clk_src = {
 .cmd_rcgr = 0x24154,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s0_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s1_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s1_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s1_clk_src = {
 .cmd_rcgr = 0x24288,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s1_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s2_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s2_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s2_clk_src = {
 .cmd_rcgr = 0x243bc,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s2_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s3_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s3_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s3_clk_src = {
 .cmd_rcgr = 0x244f0,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s3_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s4_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s4_clk_src",
 .parent_data = gcc_parent_data_1,
 .num_parents = ARRAY_SIZE(gcc_parent_data_1),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s4_clk_src = {
 .cmd_rcgr = 0x24624,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s4_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s5_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s5_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s5_clk_src = {
 .cmd_rcgr = 0x24758,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s5_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s6_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s6_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s6_clk_src = {
 .cmd_rcgr = 0x2488c,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s6_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s0_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s0_clk_src",
 .parent_data = gcc_parent_data_1,
 .num_parents = ARRAY_SIZE(gcc_parent_data_1),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s0_clk_src = {
 .cmd_rcgr = 0x2a154,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s0_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s1_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s1_clk_src",
 .parent_data = gcc_parent_data_1,
 .num_parents = ARRAY_SIZE(gcc_parent_data_1),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s1_clk_src = {
 .cmd_rcgr = 0x2a288,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s1_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s2_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s2_clk_src",
 .parent_data = gcc_parent_data_1,
 .num_parents = ARRAY_SIZE(gcc_parent_data_1),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s2_clk_src = {
 .cmd_rcgr = 0x2a3bc,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s2_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s3_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s3_clk_src",
 .parent_data = gcc_parent_data_1,
 .num_parents = ARRAY_SIZE(gcc_parent_data_1),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s3_clk_src = {
 .cmd_rcgr = 0x2a4f0,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s3_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s4_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s4_clk_src",
 .parent_data = gcc_parent_data_1,
 .num_parents = ARRAY_SIZE(gcc_parent_data_1),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s4_clk_src = {
 .cmd_rcgr = 0x2a624,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s4_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s5_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s5_clk_src",
 .parent_data = gcc_parent_data_1,
 .num_parents = ARRAY_SIZE(gcc_parent_data_1),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s5_clk_src = {
 .cmd_rcgr = 0x2a758,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s5_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s6_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s6_clk_src",
 .parent_data = gcc_parent_data_1,
 .num_parents = ARRAY_SIZE(gcc_parent_data_1),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s6_clk_src = {
 .cmd_rcgr = 0x2a88c,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s6_clk_src_init,
};

static const struct freq_tbl ftbl_gcc_qupv3_wrap3_s0_clk_src[] = {
 F(7372800, P_GCC_GPLL0_OUT_EVEN, 1, 384, 15625),
 F(14745600, P_GCC_GPLL0_OUT_EVEN, 1, 768, 15625),
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(29491200, P_GCC_GPLL0_OUT_EVEN, 1, 1536, 15625),
 F(32000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 75),
 F(48000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 25),
 F(64000000, P_GCC_GPLL0_OUT_EVEN, 1, 16, 75),
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(80000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 15),
 F(96000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 25),
 F(100000000, P_GCC_GPLL0_OUT_MAIN, 6, 0, 0),
 F(403200000, P_GCC_GPLL4_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_init_data gcc_qupv3_wrap3_s0_clk_src_init = {
 .name = "gcc_qupv3_wrap3_s0_clk_src",
 .parent_data = gcc_parent_data_4,
 .num_parents = ARRAY_SIZE(gcc_parent_data_4),
 .ops = &clk_rcg2_shared_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap3_s0_clk_src = {
 .cmd_rcgr = 0xc4154,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_4,
 .freq_tbl = ftbl_gcc_qupv3_wrap3_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap3_s0_clk_src_init,
};

static const struct freq_tbl ftbl_gcc_sdcc1_apps_clk_src[] = {
 F(144000, P_BI_TCXO, 16, 3, 25),
 F(400000, P_BI_TCXO, 12, 1, 4),
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(20000000, P_GCC_GPLL0_OUT_EVEN, 5, 1, 3),
 F(25000000, P_GCC_GPLL0_OUT_EVEN, 12, 0, 0),
 F(50000000, P_GCC_GPLL0_OUT_EVEN, 6, 0, 0),
 F(100000000, P_GCC_GPLL0_OUT_EVEN, 3, 0, 0),
 F(192000000, P_GCC_GPLL9_OUT_MAIN, 4, 0, 0),
 F(384000000, P_GCC_GPLL9_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_rcg2 gcc_sdcc1_apps_clk_src = {
 .cmd_rcgr = 0x20014,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_13,
 .freq_tbl = ftbl_gcc_sdcc1_apps_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_sdcc1_apps_clk_src",
  .parent_data = gcc_parent_data_13,
  .num_parents = ARRAY_SIZE(gcc_parent_data_13),
  .ops = &clk_rcg2_floor_ops,
 },
};

static const struct freq_tbl ftbl_gcc_sdcc1_ice_core_clk_src[] = {
 F(150000000, P_GCC_GPLL0_OUT_MAIN, 4, 0, 0),
 F(300000000, P_GCC_GPLL0_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_rcg2 gcc_sdcc1_ice_core_clk_src = {
 .cmd_rcgr = 0x2002c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_14,
 .freq_tbl = ftbl_gcc_sdcc1_ice_core_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_sdcc1_ice_core_clk_src",
  .parent_data = gcc_parent_data_14,
  .num_parents = ARRAY_SIZE(gcc_parent_data_14),
  .ops = &clk_rcg2_floor_ops,
 },
};

static const struct freq_tbl ftbl_gcc_tscss_cntr_clk_src[] = {
 F(15625000, P_GCC_GPLL7_OUT_MAIN, 16, 1, 4),
 { }
};

static struct clk_rcg2 gcc_tscss_cntr_clk_src = {
 .cmd_rcgr = 0x21008,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_15,
 .freq_tbl = ftbl_gcc_tscss_cntr_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_tscss_cntr_clk_src",
  .parent_data = gcc_parent_data_15,
  .num_parents = ARRAY_SIZE(gcc_parent_data_15),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_ufs_card_axi_clk_src[] = {
 F(25000000, P_GCC_GPLL0_OUT_EVEN, 12, 0, 0),
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(150000000, P_GCC_GPLL0_OUT_MAIN, 4, 0, 0),
 F(300000000, P_GCC_GPLL0_OUT_MAIN, 2, 0, 0),
 F(600000000, P_GCC_GPLL0_OUT_MAIN, 1, 0, 0),
 { }
};

static struct clk_rcg2 gcc_ufs_card_axi_clk_src = {
 .cmd_rcgr = 0x8102c,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_axi_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_ufs_card_axi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_ufs_card_ice_core_clk_src[] = {
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(150000000, P_GCC_GPLL0_OUT_MAIN, 4, 0, 0),
 F(300000000, P_GCC_GPLL0_OUT_MAIN, 2, 0, 0),
 F(600000000, P_GCC_GPLL0_OUT_MAIN, 1, 0, 0),
 { }
};

static struct clk_rcg2 gcc_ufs_card_ice_core_clk_src = {
 .cmd_rcgr = 0x81074,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_ice_core_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_ufs_card_ice_core_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_card_phy_aux_clk_src = {
 .cmd_rcgr = 0x810a8,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_5,
 .freq_tbl = ftbl_gcc_emac0_phy_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_ufs_card_phy_aux_clk_src",
  .parent_data = gcc_parent_data_5,
  .num_parents = ARRAY_SIZE(gcc_parent_data_5),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_card_unipro_core_clk_src = {
 .cmd_rcgr = 0x8108c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_ice_core_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_ufs_card_unipro_core_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_phy_axi_clk_src = {
 .cmd_rcgr = 0x8302c,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_axi_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_ufs_phy_axi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_phy_ice_core_clk_src = {
 .cmd_rcgr = 0x83074,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_ice_core_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_ufs_phy_ice_core_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_phy_phy_aux_clk_src = {
 .cmd_rcgr = 0x830a8,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_5,
 .freq_tbl = ftbl_gcc_emac0_phy_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_ufs_phy_phy_aux_clk_src",
  .parent_data = gcc_parent_data_5,
  .num_parents = ARRAY_SIZE(gcc_parent_data_5),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_phy_unipro_core_clk_src = {
 .cmd_rcgr = 0x8308c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_ice_core_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_ufs_phy_unipro_core_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_usb20_master_clk_src[] = {
 F(120000000, P_GCC_GPLL0_OUT_MAIN, 5, 0, 0),
 { }
};

static struct clk_rcg2 gcc_usb20_master_clk_src = {
 .cmd_rcgr = 0x1c028,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_usb20_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_usb20_master_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb20_mock_utmi_clk_src = {
 .cmd_rcgr = 0x1c040,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_emac0_phy_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_usb20_mock_utmi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_usb30_prim_master_clk_src[] = {
 F(133333333, P_GCC_GPLL0_OUT_MAIN, 4.5, 0, 0),
 F(200000000, P_GCC_GPLL0_OUT_MAIN, 3, 0, 0),
 F(240000000, P_GCC_GPLL0_OUT_MAIN, 2.5, 0, 0),
 { }
};

static struct clk_rcg2 gcc_usb30_prim_master_clk_src = {
 .cmd_rcgr = 0x1b028,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_usb30_prim_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_usb30_prim_master_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_prim_mock_utmi_clk_src = {
 .cmd_rcgr = 0x1b040,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_emac0_phy_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_usb30_prim_mock_utmi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_sec_master_clk_src = {
 .cmd_rcgr = 0x2f028,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_usb30_prim_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_usb30_sec_master_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_sec_mock_utmi_clk_src = {
 .cmd_rcgr = 0x2f040,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_emac0_phy_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_usb30_sec_mock_utmi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb3_prim_phy_aux_clk_src = {
 .cmd_rcgr = 0x1b06c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_emac0_phy_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_usb3_prim_phy_aux_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb3_sec_phy_aux_clk_src = {
 .cmd_rcgr = 0x2f06c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_emac0_phy_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data){
  .name = "gcc_usb3_sec_phy_aux_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_regmap_div gcc_pcie_0_pipe_div_clk_src = {
 .reg = 0xa9070,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_0_pipe_div_clk_src",
  .parent_hws = (const struct clk_hw*[]){
   &gcc_pcie_0_pipe_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_pcie_1_pipe_div_clk_src = {
 .reg = 0x77070,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_1_pipe_div_clk_src",
  .parent_hws = (const struct clk_hw*[]){
   &gcc_pcie_1_pipe_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_qupv3_wrap3_s0_div_clk_src = {
 .reg = 0xc4284,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_qupv3_wrap3_s0_div_clk_src",
  .parent_hws = (const struct clk_hw*[]){
   &gcc_qupv3_wrap3_s0_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_usb20_mock_utmi_postdiv_clk_src = {
 .reg = 0x1c058,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb20_mock_utmi_postdiv_clk_src",
  .parent_hws = (const struct clk_hw*[]){
   &gcc_usb20_mock_utmi_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_usb30_prim_mock_utmi_postdiv_clk_src = {
 .reg = 0x1b058,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_prim_mock_utmi_postdiv_clk_src",
  .parent_hws = (const struct clk_hw*[]){
   &gcc_usb30_prim_mock_utmi_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_usb30_sec_mock_utmi_postdiv_clk_src = {
 .reg = 0x2f058,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_sec_mock_utmi_postdiv_clk_src",
  .parent_hws = (const struct clk_hw*[]){
   &gcc_usb30_sec_mock_utmi_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_branch gcc_aggre_noc_qupv3_axi_clk = {
 .halt_reg = 0x8e200,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x8e200,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x4b000,
  .enable_mask = BIT(28),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_aggre_noc_qupv3_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_ufs_card_axi_clk = {
 .halt_reg = 0x810d4,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x810d4,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x810d4,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_aggre_ufs_card_axi_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_ufs_card_axi_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_ufs_phy_axi_clk = {
 .halt_reg = 0x830d4,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x830d4,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x830d4,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_aggre_ufs_phy_axi_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_ufs_phy_axi_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb2_prim_axi_clk = {
 .halt_reg = 0x1c05c,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x1c05c,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x1c05c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_aggre_usb2_prim_axi_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_usb20_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb3_prim_axi_clk = {
 .halt_reg = 0x1b084,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x1b084,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x1b084,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_aggre_usb3_prim_axi_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_usb30_prim_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb3_sec_axi_clk = {
 .halt_reg = 0x2f088,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x2f088,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x2f088,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_aggre_usb3_sec_axi_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_usb30_sec_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_ahb2phy0_clk = {
 .halt_reg = 0x76004,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x76004,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x76004,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_ahb2phy0_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_ahb2phy2_clk = {
 .halt_reg = 0x76008,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x76008,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x76008,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_ahb2phy2_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_ahb2phy3_clk = {
 .halt_reg = 0x7600c,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x7600c,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x7600c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_ahb2phy3_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_boot_rom_ahb_clk = {
 .halt_reg = 0x44004,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x44004,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x4b000,
  .enable_mask = BIT(10),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_boot_rom_ahb_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_camera_hf_axi_clk = {
 .halt_reg = 0x32010,
 .halt_check = BRANCH_HALT_SKIP,
 .hwcg_reg = 0x32010,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x32010,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_camera_hf_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_camera_sf_axi_clk = {
 .halt_reg = 0x32018,
 .halt_check = BRANCH_HALT_SKIP,
 .hwcg_reg = 0x32018,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x32018,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_camera_sf_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_camera_throttle_xo_clk = {
 .halt_reg = 0x32024,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0x32024,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_camera_throttle_xo_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_usb2_prim_axi_clk = {
 .halt_reg = 0x1c060,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x1c060,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x1c060,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_cfg_noc_usb2_prim_axi_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_usb20_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_usb3_prim_axi_clk = {
 .halt_reg = 0x1b088,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x1b088,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x1b088,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_cfg_noc_usb3_prim_axi_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_usb30_prim_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_usb3_sec_axi_clk = {
 .halt_reg = 0x2f084,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x2f084,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x2f084,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_cfg_noc_usb3_sec_axi_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_usb30_sec_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_ddrss_gpu_axi_clk = {
 .halt_reg = 0x7d164,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x7d164,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x7d164,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_ddrss_gpu_axi_clk",
   .ops = &clk_branch2_aon_ops,
  },
 },
};

static struct clk_branch gcc_disp1_hf_axi_clk = {
 .halt_reg = 0xc7010,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0xc7010,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0xc7010,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_disp1_hf_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_disp_hf_axi_clk = {
 .halt_reg = 0x33010,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x33010,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x33010,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_disp_hf_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_edp_ref_clkref_en = {
 .halt_reg = 0x97448,
 .halt_check = BRANCH_HALT_DELAY,
 .clkr = {
  .enable_reg = 0x97448,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_edp_ref_clkref_en",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_emac0_axi_clk = {
 .halt_reg = 0xb6018,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0xb6018,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0xb6018,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_emac0_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_emac0_phy_aux_clk = {
 .halt_reg = 0xb6024,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0xb6024,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_emac0_phy_aux_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_emac0_phy_aux_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_emac0_ptp_clk = {
 .halt_reg = 0xb6040,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0xb6040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_emac0_ptp_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_emac0_ptp_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_emac0_rgmii_clk = {
 .halt_reg = 0xb6044,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0xb6044,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_emac0_rgmii_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_emac0_rgmii_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_emac0_slv_ahb_clk = {
 .halt_reg = 0xb6020,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0xb6020,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0xb6020,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_emac0_slv_ahb_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_emac1_axi_clk = {
 .halt_reg = 0xb4018,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0xb4018,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0xb4018,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_emac1_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_emac1_phy_aux_clk = {
 .halt_reg = 0xb4024,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0xb4024,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_emac1_phy_aux_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_emac1_phy_aux_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_emac1_ptp_clk = {
 .halt_reg = 0xb4040,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0xb4040,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_emac1_ptp_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_emac1_ptp_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_emac1_rgmii_clk = {
 .halt_reg = 0xb4044,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0xb4044,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_emac1_rgmii_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_emac1_rgmii_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_emac1_slv_ahb_clk = {
 .halt_reg = 0xb4020,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0xb4020,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0xb4020,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_emac1_slv_ahb_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_gp1_clk = {
 .halt_reg = 0x70000,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0x70000,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gp1_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_gp1_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_gp2_clk = {
 .halt_reg = 0x71000,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0x71000,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gp2_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_gp2_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_gp3_clk = {
 .halt_reg = 0x62000,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0x62000,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gp3_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_gp3_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_gp4_clk = {
 .halt_reg = 0x1e000,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0x1e000,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gp4_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_gp4_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_gp5_clk = {
 .halt_reg = 0x1f000,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0x1f000,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gp5_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_gp5_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_gpu_gpll0_clk_src = {
 .halt_check = BRANCH_HALT_DELAY,
 .clkr = {
  .enable_reg = 0x4b000,
  .enable_mask = BIT(15),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpu_gpll0_clk_src",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_gpll0.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_gpu_gpll0_div_clk_src = {
 .halt_check = BRANCH_HALT_DELAY,
 .clkr = {
  .enable_reg = 0x4b000,
  .enable_mask = BIT(16),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpu_gpll0_div_clk_src",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_gpll0_out_even.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_gpu_memnoc_gfx_clk = {
 .halt_reg = 0x7d010,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x7d010,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x7d010,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpu_memnoc_gfx_clk",
   .ops = &clk_branch2_aon_ops,
  },
 },
};

static struct clk_branch gcc_gpu_snoc_dvm_gfx_clk = {
 .halt_reg = 0x7d01c,
 .halt_check = BRANCH_HALT_DELAY,
 .clkr = {
  .enable_reg = 0x7d01c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpu_snoc_dvm_gfx_clk",
   .ops = &clk_branch2_aon_ops,
  },
 },
};

static struct clk_branch gcc_gpu_tcu_throttle_ahb_clk = {
 .halt_reg = 0x7d008,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x7d008,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x7d008,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpu_tcu_throttle_ahb_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_gpu_tcu_throttle_clk = {
 .halt_reg = 0x7d014,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x7d014,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x7d014,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_gpu_tcu_throttle_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie_0_aux_clk = {
 .halt_reg = 0xa9038,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x4b010,
  .enable_mask = BIT(16),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_0_aux_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_pcie_0_aux_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie_0_cfg_ahb_clk = {
 .halt_reg = 0xa902c,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0xa902c,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x4b010,
  .enable_mask = BIT(12),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_0_cfg_ahb_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie_0_mstr_axi_clk = {
 .halt_reg = 0xa9024,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x4b010,
  .enable_mask = BIT(11),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_0_mstr_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie_0_phy_aux_clk = {
 .halt_reg = 0xa9030,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x4b010,
  .enable_mask = BIT(13),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_0_phy_aux_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_pcie_0_phy_aux_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie_0_phy_rchng_clk = {
 .halt_reg = 0xa9050,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x4b010,
  .enable_mask = BIT(15),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_0_phy_rchng_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_pcie_0_phy_rchng_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie_0_pipe_clk = {
 .halt_reg = 0xa9040,
 .halt_check = BRANCH_HALT_SKIP,
 .clkr = {
  .enable_reg = 0x4b010,
  .enable_mask = BIT(14),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_0_pipe_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_pcie_0_pipe_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie_0_pipediv2_clk = {
 .halt_reg = 0xa9048,
 .halt_check = BRANCH_HALT_SKIP,
 .clkr = {
  .enable_reg = 0x4b018,
  .enable_mask = BIT(22),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_0_pipediv2_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_pcie_0_pipe_div_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie_0_slv_axi_clk = {
 .halt_reg = 0xa901c,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x4b010,
  .enable_mask = BIT(10),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_0_slv_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie_0_slv_q2a_axi_clk = {
 .halt_reg = 0xa9018,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x4b018,
  .enable_mask = BIT(12),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_0_slv_q2a_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie_1_aux_clk = {
 .halt_reg = 0x77038,
 .halt_check = BRANCH_HALT_VOTED,
 .clkr = {
  .enable_reg = 0x4b000,
  .enable_mask = BIT(31),
  .hw.init = &(const struct clk_init_data){
   .name = "gcc_pcie_1_aux_clk",
   .parent_hws = (const struct clk_hw*[]){
    &gcc_pcie_1_aux_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_pcie_1_cfg_ahb_clk = {
 .halt_reg = 0x7702c,
 .halt_check = BRANCH_HALT_VOTED,
--> --------------------

--> maximum size reached

--> --------------------