Quelle  gcc-sc8280xp.c   Sprache: C

// SPDX-License-Identifier: GPL-2.0-only
/*
 * Copyright (c) 2021, The Linux Foundation. All rights reserved.
 * Copyright (c) 2022, Linaro Ltd.
 */

#include <linux/clk-provider.h>
#include <linux/err.h>
#include <linux/kernel.h>
#include <linux/module.h>
#include <linux/pm_runtime.h>
#include <linux/of.h>
#include <linux/platform_device.h>
#include <linux/regmap.h>

#include <dt-bindings/clock/qcom,gcc-sc8280xp.h>

#include "clk-alpha-pll.h"
#include "clk-branch.h"
#include "clk-rcg.h"
#include "clk-regmap.h"
#include "clk-regmap-divider.h"
#include "clk-regmap-mux.h"
#include "clk-regmap-phy-mux.h"
#include "common.h"
#include "gdsc.h"
#include "reset.h"

/* Need to match the order of clocks in DT binding */
enum {
 DT_BI_TCXO,
 DT_SLEEP_CLK,
 DT_UFS_PHY_RX_SYMBOL_0_CLK,
 DT_UFS_PHY_RX_SYMBOL_1_CLK,
 DT_UFS_PHY_TX_SYMBOL_0_CLK,
 DT_UFS_CARD_RX_SYMBOL_0_CLK,
 DT_UFS_CARD_RX_SYMBOL_1_CLK,
 DT_UFS_CARD_TX_SYMBOL_0_CLK,
 DT_USB3_PHY_WRAPPER_GCC_USB30_PIPE_CLK,
 DT_GCC_USB4_PHY_PIPEGMUX_CLK_SRC,
 DT_GCC_USB4_PHY_DP_GMUX_CLK_SRC,
 DT_GCC_USB4_PHY_SYS_PIPEGMUX_CLK_SRC,
 DT_USB4_PHY_GCC_USB4_PCIE_PIPE_CLK,
 DT_USB4_PHY_GCC_USB4RTR_MAX_PIPE_CLK,
 DT_QUSB4PHY_GCC_USB4_RX0_CLK,
 DT_QUSB4PHY_GCC_USB4_RX1_CLK,
 DT_USB3_UNI_PHY_SEC_GCC_USB30_PIPE_CLK,
 DT_GCC_USB4_1_PHY_PIPEGMUX_CLK_SRC,
 DT_GCC_USB4_1_PHY_DP_GMUX_CLK_SRC,
 DT_GCC_USB4_1_PHY_SYS_PIPEGMUX_CLK_SRC,
 DT_USB4_1_PHY_GCC_USB4_PCIE_PIPE_CLK,
 DT_USB4_1_PHY_GCC_USB4RTR_MAX_PIPE_CLK,
 DT_QUSB4PHY_1_GCC_USB4_RX0_CLK,
 DT_QUSB4PHY_1_GCC_USB4_RX1_CLK,
 DT_USB3_UNI_PHY_MP_GCC_USB30_PIPE_0_CLK,
 DT_USB3_UNI_PHY_MP_GCC_USB30_PIPE_1_CLK,
 DT_PCIE_2A_PIPE_CLK,
 DT_PCIE_2B_PIPE_CLK,
 DT_PCIE_3A_PIPE_CLK,
 DT_PCIE_3B_PIPE_CLK,
 DT_PCIE_4_PIPE_CLK,
 DT_RXC0_REF_CLK,
 DT_RXC1_REF_CLK,
};

enum {
 P_BI_TCXO,
 P_GCC_GPLL0_OUT_EVEN,
 P_GCC_GPLL0_OUT_MAIN,
 P_GCC_GPLL2_OUT_MAIN,
 P_GCC_GPLL4_OUT_MAIN,
 P_GCC_GPLL7_OUT_MAIN,
 P_GCC_GPLL8_OUT_MAIN,
 P_GCC_GPLL9_OUT_MAIN,
 P_GCC_USB3_PRIM_PHY_PIPE_CLK_SRC,
 P_GCC_USB3_SEC_PHY_PIPE_CLK_SRC,
 P_GCC_USB4_1_PHY_DP_GMUX_CLK_SRC,
 P_GCC_USB4_1_PHY_PCIE_PIPE_CLK_SRC,
 P_GCC_USB4_1_PHY_PCIE_PIPEGMUX_CLK_SRC,
 P_GCC_USB4_1_PHY_PIPEGMUX_CLK_SRC,
 P_GCC_USB4_1_PHY_SYS_PIPEGMUX_CLK_SRC,
 P_GCC_USB4_PHY_DP_GMUX_CLK_SRC,
 P_GCC_USB4_PHY_PCIE_PIPE_CLK_SRC,
 P_GCC_USB4_PHY_PCIE_PIPEGMUX_CLK_SRC,
 P_GCC_USB4_PHY_PIPEGMUX_CLK_SRC,
 P_GCC_USB4_PHY_SYS_PIPEGMUX_CLK_SRC,
 P_QUSB4PHY_1_GCC_USB4_RX0_CLK,
 P_QUSB4PHY_1_GCC_USB4_RX1_CLK,
 P_QUSB4PHY_GCC_USB4_RX0_CLK,
 P_QUSB4PHY_GCC_USB4_RX1_CLK,
 P_RXC0_REF_CLK,
 P_RXC1_REF_CLK,
 P_SLEEP_CLK,
 P_UFS_CARD_RX_SYMBOL_0_CLK,
 P_UFS_CARD_RX_SYMBOL_1_CLK,
 P_UFS_CARD_TX_SYMBOL_0_CLK,
 P_UFS_PHY_RX_SYMBOL_0_CLK,
 P_UFS_PHY_RX_SYMBOL_1_CLK,
 P_UFS_PHY_TX_SYMBOL_0_CLK,
 P_USB3_PHY_WRAPPER_GCC_USB30_PIPE_CLK,
 P_USB3_UNI_PHY_MP_GCC_USB30_PIPE_0_CLK,
 P_USB3_UNI_PHY_MP_GCC_USB30_PIPE_1_CLK,
 P_USB3_UNI_PHY_SEC_GCC_USB30_PIPE_CLK,
 P_USB4_1_PHY_GCC_USB4_PCIE_PIPE_CLK,
 P_USB4_1_PHY_GCC_USB4RTR_MAX_PIPE_CLK,
 P_USB4_PHY_GCC_USB4_PCIE_PIPE_CLK,
 P_USB4_PHY_GCC_USB4RTR_MAX_PIPE_CLK,
};

static const struct clk_parent_data gcc_parent_data_tcxo = { .index = DT_BI_TCXO };

static struct clk_alpha_pll gcc_gpll0 = {
 .offset = 0x0,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID],
 .clkr = {
  .enable_reg = 0x52028,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_gpll0",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_5lpe_ops,
  },
 },
};

static const struct clk_div_table post_div_table_gcc_gpll0_out_even[] = {
 { 0x1, 2 },
 { }
};

static struct clk_alpha_pll_postdiv gcc_gpll0_out_even = {
 .offset = 0x0,
 .post_div_shift = 8,
 .post_div_table = post_div_table_gcc_gpll0_out_even,
 .num_post_div = ARRAY_SIZE(post_div_table_gcc_gpll0_out_even),
 .width = 4,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID],
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_gpll0_out_even",
  .parent_hws = (const struct clk_hw*[]){
   &gcc_gpll0.clkr.hw,
  },
  .num_parents = 1,
  .ops = &clk_alpha_pll_postdiv_lucid_5lpe_ops,
 },
};

static struct clk_alpha_pll gcc_gpll2 = {
 .offset = 0x2000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID],
 .clkr = {
  .enable_reg = 0x52028,
  .enable_mask = BIT(2),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_gpll2",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_5lpe_ops,
  },
 },
};

static struct clk_alpha_pll gcc_gpll4 = {
 .offset = 0x76000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID],
 .clkr = {
  .enable_reg = 0x52028,
  .enable_mask = BIT(4),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_gpll4",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_5lpe_ops,
  },
 },
};

static struct clk_alpha_pll gcc_gpll7 = {
 .offset = 0x1a000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID],
 .clkr = {
  .enable_reg = 0x52028,
  .enable_mask = BIT(7),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_gpll7",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_5lpe_ops,
  },
 },
};

static struct clk_alpha_pll gcc_gpll8 = {
 .offset = 0x1b000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID],
 .clkr = {
  .enable_reg = 0x52028,
  .enable_mask = BIT(8),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_gpll8",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_5lpe_ops,
  },
 },
};

static struct clk_alpha_pll gcc_gpll9 = {
 .offset = 0x1c000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID],
 .clkr = {
  .enable_reg = 0x52028,
  .enable_mask = BIT(9),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_gpll9",
   .parent_data = &gcc_parent_data_tcxo,
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_5lpe_ops,
  },
 },
};

static struct clk_rcg2 gcc_usb4_1_phy_pcie_pipe_clk_src;
static struct clk_rcg2 gcc_usb4_phy_pcie_pipe_clk_src;

static const struct parent_map gcc_parent_map_0[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_0[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_1[] = {
 { P_BI_TCXO, 0 },
 { P_SLEEP_CLK, 5 },
};

static const struct clk_parent_data gcc_parent_data_1[] = {
 { .index = DT_BI_TCXO },
 { .index = DT_SLEEP_CLK },
};

static const struct parent_map gcc_parent_map_2[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_SLEEP_CLK, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_2[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .index = DT_SLEEP_CLK },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_3[] = {
 { P_BI_TCXO, 0 },
};

static const struct clk_parent_data gcc_parent_data_3[] = {
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_4[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL7_OUT_MAIN, 2 },
 { P_GCC_GPLL4_OUT_MAIN, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_4[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll7.clkr.hw },
 { .hw = &gcc_gpll4.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_5[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL8_OUT_MAIN, 2 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_5[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll8.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_6[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL7_OUT_MAIN, 2 },
};

static const struct clk_parent_data gcc_parent_data_6[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll7.clkr.hw },
};

static const struct parent_map gcc_parent_map_7[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL2_OUT_MAIN, 2 },
};

static const struct clk_parent_data gcc_parent_data_7[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll2.clkr.hw },
};

static const struct parent_map gcc_parent_map_8[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL7_OUT_MAIN, 2 },
 { P_RXC0_REF_CLK, 3 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_8[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll7.clkr.hw },
 { .index = DT_RXC0_REF_CLK },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_9[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL7_OUT_MAIN, 2 },
 { P_RXC1_REF_CLK, 3 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_9[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll7.clkr.hw },
 { .index = DT_RXC1_REF_CLK },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_15[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL9_OUT_MAIN, 2 },
 { P_GCC_GPLL4_OUT_MAIN, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_15[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll9.clkr.hw },
 { .hw = &gcc_gpll4.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_16[] = {
 { P_UFS_CARD_RX_SYMBOL_0_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_16[] = {
 { .index = DT_UFS_CARD_RX_SYMBOL_0_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_17[] = {
 { P_UFS_CARD_RX_SYMBOL_1_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_17[] = {
 { .index = DT_UFS_CARD_RX_SYMBOL_1_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_18[] = {
 { P_UFS_CARD_TX_SYMBOL_0_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_18[] = {
 { .index = DT_UFS_CARD_TX_SYMBOL_0_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_19[] = {
 { P_UFS_PHY_RX_SYMBOL_0_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_19[] = {
 { .index = DT_UFS_PHY_RX_SYMBOL_0_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_20[] = {
 { P_UFS_PHY_RX_SYMBOL_1_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_20[] = {
 { .index = DT_UFS_PHY_RX_SYMBOL_1_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_21[] = {
 { P_UFS_PHY_TX_SYMBOL_0_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_21[] = {
 { .index = DT_UFS_PHY_TX_SYMBOL_0_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_22[] = {
 { P_USB3_PHY_WRAPPER_GCC_USB30_PIPE_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_22[] = {
 { .index = DT_USB3_PHY_WRAPPER_GCC_USB30_PIPE_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_23[] = {
 { P_USB3_UNI_PHY_SEC_GCC_USB30_PIPE_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_23[] = {
 { .index = DT_USB3_UNI_PHY_SEC_GCC_USB30_PIPE_CLK },
 { .index = DT_BI_TCXO },
};

static struct clk_regmap_mux gcc_usb3_prim_phy_pipe_clk_src = {
 .reg = 0xf060,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_22,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb3_prim_phy_pipe_clk_src",
   .parent_data = gcc_parent_data_22,
   .num_parents = ARRAY_SIZE(gcc_parent_data_22),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb3_sec_phy_pipe_clk_src = {
 .reg = 0x10060,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_23,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb3_sec_phy_pipe_clk_src",
   .parent_data = gcc_parent_data_23,
   .num_parents = ARRAY_SIZE(gcc_parent_data_23),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static const struct parent_map gcc_parent_map_24[] = {
 { P_USB3_UNI_PHY_MP_GCC_USB30_PIPE_0_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_24[] = {
 { .index = DT_USB3_UNI_PHY_MP_GCC_USB30_PIPE_0_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_25[] = {
 { P_USB3_UNI_PHY_MP_GCC_USB30_PIPE_1_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_25[] = {
 { .index = DT_USB3_UNI_PHY_MP_GCC_USB30_PIPE_1_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_26[] = {
 { P_GCC_USB3_PRIM_PHY_PIPE_CLK_SRC, 0 },
 { P_USB4_PHY_GCC_USB4RTR_MAX_PIPE_CLK, 1 },
 { P_GCC_USB4_PHY_PIPEGMUX_CLK_SRC, 3 },
};

static const struct clk_parent_data gcc_parent_data_26[] = {
 { .hw = &gcc_usb3_prim_phy_pipe_clk_src.clkr.hw },
 { .index = DT_USB4_PHY_GCC_USB4RTR_MAX_PIPE_CLK },
 { .index = DT_GCC_USB4_PHY_PIPEGMUX_CLK_SRC },
};

static const struct parent_map gcc_parent_map_27[] = {
 { P_GCC_USB3_SEC_PHY_PIPE_CLK_SRC, 0 },
 { P_USB4_1_PHY_GCC_USB4RTR_MAX_PIPE_CLK, 1 },
 { P_GCC_USB4_1_PHY_PIPEGMUX_CLK_SRC, 3 },
};

static const struct clk_parent_data gcc_parent_data_27[] = {
 { .hw = &gcc_usb3_sec_phy_pipe_clk_src.clkr.hw },
 { .index = DT_USB4_1_PHY_GCC_USB4RTR_MAX_PIPE_CLK },
 { .index = DT_GCC_USB4_1_PHY_PIPEGMUX_CLK_SRC },
};

static const struct parent_map gcc_parent_map_28[] = {
 { P_GCC_USB4_1_PHY_DP_GMUX_CLK_SRC, 0 },
 { P_USB4_1_PHY_GCC_USB4RTR_MAX_PIPE_CLK, 2 },
};

static const struct clk_parent_data gcc_parent_data_28[] = {
 { .index = DT_GCC_USB4_1_PHY_DP_GMUX_CLK_SRC },
 { .index = DT_USB4_1_PHY_GCC_USB4RTR_MAX_PIPE_CLK },
};

static const struct parent_map gcc_parent_map_29[] = {
 { P_USB4_1_PHY_GCC_USB4_PCIE_PIPE_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_29[] = {
 { .index = DT_USB4_1_PHY_GCC_USB4_PCIE_PIPE_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_30[] = {
 { P_GCC_USB4_1_PHY_SYS_PIPEGMUX_CLK_SRC, 0 },
 { P_GCC_USB4_1_PHY_PCIE_PIPE_CLK_SRC, 1 },
};

static const struct clk_parent_data gcc_parent_data_30[] = {
 { .index = DT_GCC_USB4_1_PHY_SYS_PIPEGMUX_CLK_SRC },
 { .hw = &gcc_usb4_1_phy_pcie_pipe_clk_src.clkr.hw },
};

static struct clk_regmap_mux gcc_usb4_1_phy_pcie_pipegmux_clk_src = {
 .reg = 0xb80dc,
 .shift = 0,
 .width = 1,
 .parent_map = gcc_parent_map_30,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_1_phy_pcie_pipegmux_clk_src",
   .parent_data = gcc_parent_data_30,
   .num_parents = ARRAY_SIZE(gcc_parent_data_30),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static const struct parent_map gcc_parent_map_31[] = {
 { P_GCC_USB4_1_PHY_PCIE_PIPEGMUX_CLK_SRC, 0 },
 { P_USB4_1_PHY_GCC_USB4_PCIE_PIPE_CLK, 2 },
};

static const struct clk_parent_data gcc_parent_data_31[] = {
 { .hw = &gcc_usb4_1_phy_pcie_pipegmux_clk_src.clkr.hw },
 { .index = DT_USB4_1_PHY_GCC_USB4_PCIE_PIPE_CLK },
};

static const struct parent_map gcc_parent_map_32[] = {
 { P_QUSB4PHY_1_GCC_USB4_RX0_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_32[] = {
 { .index = DT_QUSB4PHY_1_GCC_USB4_RX0_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_33[] = {
 { P_QUSB4PHY_1_GCC_USB4_RX1_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_33[] = {
 { .index = DT_QUSB4PHY_1_GCC_USB4_RX1_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_34[] = {
 { P_GCC_USB4_1_PHY_SYS_PIPEGMUX_CLK_SRC, 0 },
 { P_USB4_1_PHY_GCC_USB4_PCIE_PIPE_CLK, 2 },
};

static const struct clk_parent_data gcc_parent_data_34[] = {
 { .index = DT_GCC_USB4_1_PHY_SYS_PIPEGMUX_CLK_SRC },
 { .index = DT_USB4_1_PHY_GCC_USB4_PCIE_PIPE_CLK },
};

static const struct parent_map gcc_parent_map_35[] = {
 { P_GCC_USB4_PHY_DP_GMUX_CLK_SRC, 0 },
 { P_USB4_PHY_GCC_USB4RTR_MAX_PIPE_CLK, 2 },
};

static const struct clk_parent_data gcc_parent_data_35[] = {
 { .index = DT_GCC_USB4_PHY_DP_GMUX_CLK_SRC },
 { .index = DT_USB4_PHY_GCC_USB4RTR_MAX_PIPE_CLK },
};

static const struct parent_map gcc_parent_map_36[] = {
 { P_USB4_PHY_GCC_USB4_PCIE_PIPE_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_36[] = {
 { .index = DT_USB4_PHY_GCC_USB4_PCIE_PIPE_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_37[] = {
 { P_GCC_USB4_PHY_SYS_PIPEGMUX_CLK_SRC, 0 },
 { P_GCC_USB4_PHY_PCIE_PIPE_CLK_SRC, 1 },
};

static const struct clk_parent_data gcc_parent_data_37[] = {
 { .index = DT_GCC_USB4_PHY_SYS_PIPEGMUX_CLK_SRC },
 { .hw = &gcc_usb4_phy_pcie_pipe_clk_src.clkr.hw },
};

static struct clk_regmap_mux gcc_usb4_phy_pcie_pipegmux_clk_src = {
 .reg = 0x2a0dc,
 .shift = 0,
 .width = 1,
 .parent_map = gcc_parent_map_37,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_phy_pcie_pipegmux_clk_src",
   .parent_data = gcc_parent_data_37,
   .num_parents = ARRAY_SIZE(gcc_parent_data_37),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static const struct parent_map gcc_parent_map_38[] = {
 { P_GCC_USB4_PHY_PCIE_PIPEGMUX_CLK_SRC, 0 },
 { P_USB4_PHY_GCC_USB4_PCIE_PIPE_CLK, 2 },
};

static const struct clk_parent_data gcc_parent_data_38[] = {
 { .hw = &gcc_usb4_phy_pcie_pipegmux_clk_src.clkr.hw },
 { .index = DT_USB4_PHY_GCC_USB4_PCIE_PIPE_CLK },
};

static const struct parent_map gcc_parent_map_39[] = {
 { P_QUSB4PHY_GCC_USB4_RX0_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_39[] = {
 { .index = DT_QUSB4PHY_GCC_USB4_RX0_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_40[] = {
 { P_QUSB4PHY_GCC_USB4_RX1_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_40[] = {
 { .index = DT_QUSB4PHY_GCC_USB4_RX1_CLK },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_41[] = {
 { P_GCC_USB4_PHY_SYS_PIPEGMUX_CLK_SRC, 0 },
 { P_USB4_PHY_GCC_USB4_PCIE_PIPE_CLK, 2 },
};

static const struct clk_parent_data gcc_parent_data_41[] = {
 { .index = DT_GCC_USB4_PHY_SYS_PIPEGMUX_CLK_SRC },
 { .index = DT_USB4_PHY_GCC_USB4_PCIE_PIPE_CLK },
};

static struct clk_regmap_phy_mux gcc_pcie_2a_pipe_clk_src = {
 .reg = 0x9d05c,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie_2a_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data){
    .index = DT_PCIE_2A_PIPE_CLK,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_phy_mux gcc_pcie_2b_pipe_clk_src = {
 .reg = 0x9e05c,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie_2b_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data){
    .index = DT_PCIE_2B_PIPE_CLK,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_phy_mux gcc_pcie_3a_pipe_clk_src = {
 .reg = 0xa005c,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie_3a_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data){
    .index = DT_PCIE_3A_PIPE_CLK,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_phy_mux gcc_pcie_3b_pipe_clk_src = {
 .reg = 0xa205c,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie_3b_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data){
    .index = DT_PCIE_3B_PIPE_CLK,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_phy_mux gcc_pcie_4_pipe_clk_src = {
 .reg = 0x6b05c,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_pcie_4_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data){
    .index = DT_PCIE_4_PIPE_CLK,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_card_rx_symbol_0_clk_src = {
 .reg = 0x75058,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_16,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_ufs_card_rx_symbol_0_clk_src",
   .parent_data = gcc_parent_data_16,
   .num_parents = ARRAY_SIZE(gcc_parent_data_16),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_card_rx_symbol_1_clk_src = {
 .reg = 0x750c8,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_17,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_ufs_card_rx_symbol_1_clk_src",
   .parent_data = gcc_parent_data_17,
   .num_parents = ARRAY_SIZE(gcc_parent_data_17),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_card_tx_symbol_0_clk_src = {
 .reg = 0x75048,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_18,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_ufs_card_tx_symbol_0_clk_src",
   .parent_data = gcc_parent_data_18,
   .num_parents = ARRAY_SIZE(gcc_parent_data_18),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_phy_rx_symbol_0_clk_src = {
 .reg = 0x77058,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_19,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_ufs_phy_rx_symbol_0_clk_src",
   .parent_data = gcc_parent_data_19,
   .num_parents = ARRAY_SIZE(gcc_parent_data_19),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_phy_rx_symbol_1_clk_src = {
 .reg = 0x770c8,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_20,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_ufs_phy_rx_symbol_1_clk_src",
   .parent_data = gcc_parent_data_20,
   .num_parents = ARRAY_SIZE(gcc_parent_data_20),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_ufs_phy_tx_symbol_0_clk_src = {
 .reg = 0x77048,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_21,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_ufs_phy_tx_symbol_0_clk_src",
   .parent_data = gcc_parent_data_21,
   .num_parents = ARRAY_SIZE(gcc_parent_data_21),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb34_prim_phy_pipe_clk_src = {
 .reg = 0xf064,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_26,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb34_prim_phy_pipe_clk_src",
   .parent_data = gcc_parent_data_26,
   .num_parents = ARRAY_SIZE(gcc_parent_data_26),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb34_sec_phy_pipe_clk_src = {
 .reg = 0x10064,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_27,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb34_sec_phy_pipe_clk_src",
   .parent_data = gcc_parent_data_27,
   .num_parents = ARRAY_SIZE(gcc_parent_data_27),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb3_mp_phy_pipe_0_clk_src = {
 .reg = 0xab060,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_24,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb3_mp_phy_pipe_0_clk_src",
   .parent_data = gcc_parent_data_24,
   .num_parents = ARRAY_SIZE(gcc_parent_data_24),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb3_mp_phy_pipe_1_clk_src = {
 .reg = 0xab068,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_25,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb3_mp_phy_pipe_1_clk_src",
   .parent_data = gcc_parent_data_25,
   .num_parents = ARRAY_SIZE(gcc_parent_data_25),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_1_phy_dp_clk_src = {
 .reg = 0xb8050,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_28,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_1_phy_dp_clk_src",
   .parent_data = gcc_parent_data_28,
   .num_parents = ARRAY_SIZE(gcc_parent_data_28),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_1_phy_p2rr2p_pipe_clk_src = {
 .reg = 0xb80b0,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_29,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_1_phy_p2rr2p_pipe_clk_src",
   .parent_data = gcc_parent_data_29,
   .num_parents = ARRAY_SIZE(gcc_parent_data_29),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_1_phy_pcie_pipe_mux_clk_src = {
 .reg = 0xb80e0,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_31,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_1_phy_pcie_pipe_mux_clk_src",
   .parent_data = gcc_parent_data_31,
   .num_parents = ARRAY_SIZE(gcc_parent_data_31),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_1_phy_rx0_clk_src = {
 .reg = 0xb8090,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_32,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_1_phy_rx0_clk_src",
   .parent_data = gcc_parent_data_32,
   .num_parents = ARRAY_SIZE(gcc_parent_data_32),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_1_phy_rx1_clk_src = {
 .reg = 0xb809c,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_33,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_1_phy_rx1_clk_src",
   .parent_data = gcc_parent_data_33,
   .num_parents = ARRAY_SIZE(gcc_parent_data_33),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_1_phy_sys_clk_src = {
 .reg = 0xb80c0,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_34,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_1_phy_sys_clk_src",
   .parent_data = gcc_parent_data_34,
   .num_parents = ARRAY_SIZE(gcc_parent_data_34),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_phy_dp_clk_src = {
 .reg = 0x2a050,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_35,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_phy_dp_clk_src",
   .parent_data = gcc_parent_data_35,
   .num_parents = ARRAY_SIZE(gcc_parent_data_35),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_phy_p2rr2p_pipe_clk_src = {
 .reg = 0x2a0b0,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_36,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_phy_p2rr2p_pipe_clk_src",
   .parent_data = gcc_parent_data_36,
   .num_parents = ARRAY_SIZE(gcc_parent_data_36),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_phy_pcie_pipe_mux_clk_src = {
 .reg = 0x2a0e0,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_38,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_phy_pcie_pipe_mux_clk_src",
   .parent_data = gcc_parent_data_38,
   .num_parents = ARRAY_SIZE(gcc_parent_data_38),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_phy_rx0_clk_src = {
 .reg = 0x2a090,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_39,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_phy_rx0_clk_src",
   .parent_data = gcc_parent_data_39,
   .num_parents = ARRAY_SIZE(gcc_parent_data_39),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_phy_rx1_clk_src = {
 .reg = 0x2a09c,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_40,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_phy_rx1_clk_src",
   .parent_data = gcc_parent_data_40,
   .num_parents = ARRAY_SIZE(gcc_parent_data_40),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static struct clk_regmap_mux gcc_usb4_phy_sys_clk_src = {
 .reg = 0x2a0c0,
 .shift = 0,
 .width = 2,
 .parent_map = gcc_parent_map_41,
 .clkr = {
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_usb4_phy_sys_clk_src",
   .parent_data = gcc_parent_data_41,
   .num_parents = ARRAY_SIZE(gcc_parent_data_41),
   .ops = &clk_regmap_mux_closest_ops,
  },
 },
};

static const struct freq_tbl ftbl_gcc_emac0_ptp_clk_src[] = {
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(125000000, P_GCC_GPLL7_OUT_MAIN, 4, 0, 0),
 F(230400000, P_GCC_GPLL4_OUT_MAIN, 3.5, 0, 0),
 { }
};

static struct clk_rcg2 gcc_emac0_ptp_clk_src = {
 .cmd_rcgr = 0xaa020,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_4,
 .freq_tbl = ftbl_gcc_emac0_ptp_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_emac0_ptp_clk_src",
  .parent_data = gcc_parent_data_4,
  .num_parents = ARRAY_SIZE(gcc_parent_data_4),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_emac0_rgmii_clk_src[] = {
 F(50000000, P_GCC_GPLL0_OUT_EVEN, 6, 0, 0),
 F(125000000, P_GCC_GPLL7_OUT_MAIN, 4, 0, 0),
 F(250000000, P_GCC_GPLL7_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_rcg2 gcc_emac0_rgmii_clk_src = {
 .cmd_rcgr = 0xaa040,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_8,
 .freq_tbl = ftbl_gcc_emac0_rgmii_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_emac0_rgmii_clk_src",
  .parent_data = gcc_parent_data_8,
  .num_parents = ARRAY_SIZE(gcc_parent_data_8),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_emac1_ptp_clk_src = {
 .cmd_rcgr = 0xba020,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_4,
 .freq_tbl = ftbl_gcc_emac0_ptp_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_emac1_ptp_clk_src",
  .parent_data = gcc_parent_data_4,
  .num_parents = ARRAY_SIZE(gcc_parent_data_4),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_emac1_rgmii_clk_src = {
 .cmd_rcgr = 0xba040,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_9,
 .freq_tbl = ftbl_gcc_emac0_rgmii_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_emac1_rgmii_clk_src",
  .parent_data = gcc_parent_data_9,
  .num_parents = ARRAY_SIZE(gcc_parent_data_9),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_gp1_clk_src[] = {
 F(50000000, P_GCC_GPLL0_OUT_EVEN, 6, 0, 0),
 F(100000000, P_GCC_GPLL0_OUT_MAIN, 6, 0, 0),
 F(200000000, P_GCC_GPLL0_OUT_MAIN, 3, 0, 0),
 { }
};

static struct clk_rcg2 gcc_gp1_clk_src = {
 .cmd_rcgr = 0x64004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_gp1_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_gp2_clk_src = {
 .cmd_rcgr = 0x65004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_gp2_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_gp3_clk_src = {
 .cmd_rcgr = 0x66004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_gp3_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_gp4_clk_src = {
 .cmd_rcgr = 0xc2004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_gp4_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_gp5_clk_src = {
 .cmd_rcgr = 0xc3004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_gp5_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_pcie_0_aux_clk_src[] = {
 F(9600000, P_BI_TCXO, 2, 0, 0),
 F(19200000, P_BI_TCXO, 1, 0, 0),
 { }
};

static struct clk_rcg2 gcc_pcie_0_aux_clk_src = {
 .cmd_rcgr = 0xa4054,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_0_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_pcie_0_phy_rchng_clk_src[] = {
 F(100000000, P_GCC_GPLL0_OUT_EVEN, 3, 0, 0),
 { }
};

static struct clk_rcg2 gcc_pcie_0_phy_rchng_clk_src = {
 .cmd_rcgr = 0xa403c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_0_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_pcie_1_aux_clk_src[] = {
 F(19200000, P_BI_TCXO, 1, 0, 0),
 { }
};

static struct clk_rcg2 gcc_pcie_1_aux_clk_src = {
 .cmd_rcgr = 0x8d054,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_1_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_1_phy_rchng_clk_src = {
 .cmd_rcgr = 0x8d03c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_1_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_2a_aux_clk_src = {
 .cmd_rcgr = 0x9d064,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_2a_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_2a_phy_rchng_clk_src = {
 .cmd_rcgr = 0x9d044,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_2a_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_2b_aux_clk_src = {
 .cmd_rcgr = 0x9e064,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_2b_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_2b_phy_rchng_clk_src = {
 .cmd_rcgr = 0x9e044,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_2b_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_3a_aux_clk_src = {
 .cmd_rcgr = 0xa0064,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_3a_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_3a_phy_rchng_clk_src = {
 .cmd_rcgr = 0xa0044,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_3a_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_3b_aux_clk_src = {
 .cmd_rcgr = 0xa2064,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_3b_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_3b_phy_rchng_clk_src = {
 .cmd_rcgr = 0xa2044,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_3b_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_4_aux_clk_src = {
 .cmd_rcgr = 0x6b064,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_4_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_4_phy_rchng_clk_src = {
 .cmd_rcgr = 0x6b044,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_4_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_rscc_xo_clk_src = {
 .cmd_rcgr = 0xae00c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_rscc_xo_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_pdm2_clk_src[] = {
 F(60000000, P_GCC_GPLL0_OUT_EVEN, 5, 0, 0),
 { }
};

static struct clk_rcg2 gcc_pdm2_clk_src = {
 .cmd_rcgr = 0x33010,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pdm2_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pdm2_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_qupv3_wrap0_s0_clk_src[] = {
 F(7372800, P_GCC_GPLL0_OUT_EVEN, 1, 384, 15625),
 F(14745600, P_GCC_GPLL0_OUT_EVEN, 1, 768, 15625),
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(29491200, P_GCC_GPLL0_OUT_EVEN, 1, 1536, 15625),
 F(32000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 75),
 F(48000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 25),
 F(64000000, P_GCC_GPLL0_OUT_EVEN, 1, 16, 75),
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(80000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 15),
 F(96000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 25),
 F(100000000, P_GCC_GPLL0_OUT_MAIN, 6, 0, 0),
 { }
};

static struct clk_init_data gcc_qupv3_wrap0_s0_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s0_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s0_clk_src = {
 .cmd_rcgr = 0x17148,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s0_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s1_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s1_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s1_clk_src = {
 .cmd_rcgr = 0x17278,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s1_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s2_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s2_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s2_clk_src = {
 .cmd_rcgr = 0x173a8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s2_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s3_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s3_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s3_clk_src = {
 .cmd_rcgr = 0x174d8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s3_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s4_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s4_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s4_clk_src = {
 .cmd_rcgr = 0x17608,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s4_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s5_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s5_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s5_clk_src = {
 .cmd_rcgr = 0x17738,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s5_clk_src_init,
};

static const struct freq_tbl ftbl_gcc_qupv3_wrap0_s6_clk_src[] = {
 F(7372800, P_GCC_GPLL0_OUT_EVEN, 1, 384, 15625),
 F(14745600, P_GCC_GPLL0_OUT_EVEN, 1, 768, 15625),
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(29491200, P_GCC_GPLL0_OUT_EVEN, 1, 1536, 15625),
 F(32000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 75),
 F(48000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 25),
 F(64000000, P_GCC_GPLL0_OUT_EVEN, 1, 16, 75),
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(80000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 15),
 F(96000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 25),
 F(120000000, P_GCC_GPLL0_OUT_MAIN, 5, 0, 0),
 { }
};

static struct clk_init_data gcc_qupv3_wrap0_s6_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s6_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s6_clk_src = {
 .cmd_rcgr = 0x17868,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s6_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s6_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s7_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s7_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s7_clk_src = {
 .cmd_rcgr = 0x17998,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s6_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s7_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s0_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s0_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s0_clk_src = {
 .cmd_rcgr = 0x18148,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s0_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s1_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s1_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s1_clk_src = {
 .cmd_rcgr = 0x18278,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s1_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s2_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s2_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s2_clk_src = {
 .cmd_rcgr = 0x183a8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s2_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s3_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s3_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s3_clk_src = {
 .cmd_rcgr = 0x184d8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s3_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s4_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s4_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s4_clk_src = {
 .cmd_rcgr = 0x18608,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s4_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s5_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s5_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s5_clk_src = {
 .cmd_rcgr = 0x18738,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s5_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s6_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s6_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s6_clk_src = {
 .cmd_rcgr = 0x18868,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s6_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s6_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s7_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s7_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s7_clk_src = {
 .cmd_rcgr = 0x18998,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s6_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s7_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s0_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s0_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s0_clk_src = {
 .cmd_rcgr = 0x1e148,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s0_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s1_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s1_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s1_clk_src = {
 .cmd_rcgr = 0x1e278,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s1_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s2_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s2_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s2_clk_src = {
 .cmd_rcgr = 0x1e3a8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s2_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s3_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s3_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s3_clk_src = {
 .cmd_rcgr = 0x1e4d8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s3_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s4_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s4_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s4_clk_src = {
 .cmd_rcgr = 0x1e608,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s4_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s5_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s5_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s5_clk_src = {
 .cmd_rcgr = 0x1e738,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s5_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s6_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s6_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s6_clk_src = {
 .cmd_rcgr = 0x1e868,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s6_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s6_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s7_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s7_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s7_clk_src = {
 .cmd_rcgr = 0x1e998,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s6_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s7_clk_src_init,
};

static const struct freq_tbl ftbl_gcc_sdcc2_apps_clk_src[] = {
 F(400000, P_BI_TCXO, 12, 1, 4),
 F(25000000, P_GCC_GPLL0_OUT_EVEN, 12, 0, 0),
 F(50000000, P_GCC_GPLL0_OUT_EVEN, 6, 0, 0),
 F(100000000, P_GCC_GPLL0_OUT_EVEN, 3, 0, 0),
 F(202000000, P_GCC_GPLL9_OUT_MAIN, 4, 0, 0),
 { }
};

static struct clk_rcg2 gcc_sdcc2_apps_clk_src = {
 .cmd_rcgr = 0x1400c,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_15,
 .freq_tbl = ftbl_gcc_sdcc2_apps_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_sdcc2_apps_clk_src",
  .parent_data = gcc_parent_data_15,
  .num_parents = ARRAY_SIZE(gcc_parent_data_15),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_sdcc4_apps_clk_src[] = {
 F(400000, P_BI_TCXO, 12, 1, 4),
 F(25000000, P_GCC_GPLL0_OUT_EVEN, 12, 0, 0),
 F(100000000, P_GCC_GPLL0_OUT_EVEN, 3, 0, 0),
 { }
};

static struct clk_rcg2 gcc_sdcc4_apps_clk_src = {
 .cmd_rcgr = 0x1600c,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_sdcc4_apps_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_sdcc4_apps_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_ufs_card_axi_clk_src[] = {
 F(25000000, P_GCC_GPLL0_OUT_EVEN, 12, 0, 0),
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(150000000, P_GCC_GPLL0_OUT_MAIN, 4, 0, 0),
 F(300000000, P_GCC_GPLL0_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_rcg2 gcc_ufs_card_axi_clk_src = {
 .cmd_rcgr = 0x75024,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_axi_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_card_axi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_ufs_card_ice_core_clk_src[] = {
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(150000000, P_GCC_GPLL0_OUT_MAIN, 4, 0, 0),
 F(300000000, P_GCC_GPLL0_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_rcg2 gcc_ufs_card_ice_core_clk_src = {
 .cmd_rcgr = 0x7506c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_ice_core_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_card_ice_core_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_card_phy_aux_clk_src = {
 .cmd_rcgr = 0x750a0,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_card_phy_aux_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_card_unipro_core_clk_src = {
 .cmd_rcgr = 0x75084,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_ice_core_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_card_unipro_core_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_phy_axi_clk_src = {
 .cmd_rcgr = 0x77024,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_axi_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_phy_axi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_phy_ice_core_clk_src = {
 .cmd_rcgr = 0x7706c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_ice_core_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_phy_ice_core_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_phy_phy_aux_clk_src = {
 .cmd_rcgr = 0x770a0,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_phy_phy_aux_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_phy_unipro_core_clk_src = {
 .cmd_rcgr = 0x77084,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_card_ice_core_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_phy_unipro_core_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_usb30_mp_master_clk_src[] = {
 F(66666667, P_GCC_GPLL0_OUT_EVEN, 4.5, 0, 0),
 F(133333333, P_GCC_GPLL0_OUT_MAIN, 4.5, 0, 0),
 F(200000000, P_GCC_GPLL0_OUT_MAIN, 3, 0, 0),
 F(240000000, P_GCC_GPLL0_OUT_MAIN, 2.5, 0, 0),
 { }
};

static struct clk_rcg2 gcc_usb30_mp_master_clk_src = {
 .cmd_rcgr = 0xab020,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_usb30_mp_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_mp_master_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_mp_mock_utmi_clk_src = {
 .cmd_rcgr = 0xab038,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_mp_mock_utmi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_prim_master_clk_src = {
 .cmd_rcgr = 0xf020,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_usb30_mp_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_prim_master_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_prim_mock_utmi_clk_src = {
 .cmd_rcgr = 0xf038,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_prim_mock_utmi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_sec_master_clk_src = {
 .cmd_rcgr = 0x10020,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_usb30_mp_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_sec_master_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_sec_mock_utmi_clk_src = {
 .cmd_rcgr = 0x10038,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_sec_mock_utmi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb3_mp_phy_aux_clk_src = {
 .cmd_rcgr = 0xab06c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb3_mp_phy_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb3_prim_phy_aux_clk_src = {
 .cmd_rcgr = 0xf068,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb3_prim_phy_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb3_sec_phy_aux_clk_src = {
 .cmd_rcgr = 0x10068,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb3_sec_phy_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_usb4_1_master_clk_src[] = {
 F(85714286, P_GCC_GPLL0_OUT_EVEN, 3.5, 0, 0),
 F(175000000, P_GCC_GPLL8_OUT_MAIN, 4, 0, 0),
 F(350000000, P_GCC_GPLL8_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_rcg2 gcc_usb4_1_master_clk_src = {
 .cmd_rcgr = 0xb8018,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_5,
 .freq_tbl = ftbl_gcc_usb4_1_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_1_master_clk_src",
  .parent_data = gcc_parent_data_5,
  .num_parents = ARRAY_SIZE(gcc_parent_data_5),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_usb4_1_phy_pcie_pipe_clk_src[] = {
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(125000000, P_GCC_GPLL7_OUT_MAIN, 4, 0, 0),
 F(250000000, P_GCC_GPLL7_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_rcg2 gcc_usb4_1_phy_pcie_pipe_clk_src = {
 .cmd_rcgr = 0xb80c4,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_6,
 .freq_tbl = ftbl_gcc_usb4_1_phy_pcie_pipe_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_1_phy_pcie_pipe_clk_src",
  .parent_data = gcc_parent_data_6,
  .num_parents = ARRAY_SIZE(gcc_parent_data_6),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_1_sb_if_clk_src = {
 .cmd_rcgr = 0xb8070,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_1_sb_if_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_usb4_1_tmu_clk_src[] = {
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(250000000, P_GCC_GPLL2_OUT_MAIN, 4, 0, 0),
 { }
};

static struct clk_rcg2 gcc_usb4_1_tmu_clk_src = {
 .cmd_rcgr = 0xb8054,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_7,
 .freq_tbl = ftbl_gcc_usb4_1_tmu_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_1_tmu_clk_src",
  .parent_data = gcc_parent_data_7,
  .num_parents = ARRAY_SIZE(gcc_parent_data_7),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_master_clk_src = {
 .cmd_rcgr = 0x2a018,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_5,
 .freq_tbl = ftbl_gcc_usb4_1_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_master_clk_src",
  .parent_data = gcc_parent_data_5,
  .num_parents = ARRAY_SIZE(gcc_parent_data_5),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_phy_pcie_pipe_clk_src = {
 .cmd_rcgr = 0x2a0c4,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_6,
 .freq_tbl = ftbl_gcc_usb4_1_phy_pcie_pipe_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_phy_pcie_pipe_clk_src",
  .parent_data = gcc_parent_data_6,
  .num_parents = ARRAY_SIZE(gcc_parent_data_6),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_sb_if_clk_src = {
 .cmd_rcgr = 0x2a070,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_1_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_sb_if_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_tmu_clk_src = {
 .cmd_rcgr = 0x2a054,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_7,
 .freq_tbl = ftbl_gcc_usb4_1_tmu_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_tmu_clk_src",
  .parent_data = gcc_parent_data_7,
  .num_parents = ARRAY_SIZE(gcc_parent_data_7),
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_regmap_div gcc_pcie_2a_pipe_div_clk_src = {
 .reg = 0x9d060,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_2a_pipe_div_clk_src",
  .parent_hws = (const struct clk_hw*[]){
   &gcc_pcie_2a_pipe_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_pcie_2b_pipe_div_clk_src = {
 .reg = 0x9e060,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_2b_pipe_div_clk_src",
  .parent_hws = (const struct clk_hw*[]){
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--> maximum size reached

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