Quelle  gfx_v6_0.c   Sprache: C

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#include <linux/firmware.h>
#include <linux/module.h>

#include "amdgpu.h"
#include "amdgpu_ih.h"
#include "amdgpu_gfx.h"
#include "amdgpu_ucode.h"
#include "clearstate_si.h"
#include "si.h"
#include "sid.h"

#include "bif/bif_3_0_d.h"
#include "bif/bif_3_0_sh_mask.h"

#include "oss/oss_1_0_d.h"
#include "oss/oss_1_0_sh_mask.h"

#include "gca/gfx_6_0_d.h"
#include "gca/gfx_6_0_sh_mask.h"
#include "gca/gfx_7_2_enum.h"

#include "gmc/gmc_6_0_d.h"
#include "gmc/gmc_6_0_sh_mask.h"

#include "dce/dce_6_0_d.h"
#include "dce/dce_6_0_sh_mask.h"

#include "si_enums.h"

#define TAHITI_GB_ADDR_CONFIG_GOLDEN        0x12011003
#define VERDE_GB_ADDR_CONFIG_GOLDEN         0x12010002
#define HAINAN_GB_ADDR_CONFIG_GOLDEN        0x02010001

#define GFX6_NUM_GFX_RINGS     1
#define GFX6_NUM_COMPUTE_RINGS 2

static void gfx_v6_0_set_ring_funcs(struct amdgpu_device *adev);
static void gfx_v6_0_set_irq_funcs(struct amdgpu_device *adev);
static void gfx_v6_0_get_cu_info(struct amdgpu_device *adev);

MODULE_FIRMWARE("amdgpu/tahiti_pfp.bin");
MODULE_FIRMWARE("amdgpu/tahiti_me.bin");
MODULE_FIRMWARE("amdgpu/tahiti_ce.bin");
MODULE_FIRMWARE("amdgpu/tahiti_rlc.bin");

MODULE_FIRMWARE("amdgpu/pitcairn_pfp.bin");
MODULE_FIRMWARE("amdgpu/pitcairn_me.bin");
MODULE_FIRMWARE("amdgpu/pitcairn_ce.bin");
MODULE_FIRMWARE("amdgpu/pitcairn_rlc.bin");

MODULE_FIRMWARE("amdgpu/verde_pfp.bin");
MODULE_FIRMWARE("amdgpu/verde_me.bin");
MODULE_FIRMWARE("amdgpu/verde_ce.bin");
MODULE_FIRMWARE("amdgpu/verde_rlc.bin");

MODULE_FIRMWARE("amdgpu/oland_pfp.bin");
MODULE_FIRMWARE("amdgpu/oland_me.bin");
MODULE_FIRMWARE("amdgpu/oland_ce.bin");
MODULE_FIRMWARE("amdgpu/oland_rlc.bin");

MODULE_FIRMWARE("amdgpu/hainan_pfp.bin");
MODULE_FIRMWARE("amdgpu/hainan_me.bin");
MODULE_FIRMWARE("amdgpu/hainan_ce.bin");
MODULE_FIRMWARE("amdgpu/hainan_rlc.bin");

static u32 gfx_v6_0_get_csb_size(struct amdgpu_device *adev);
static void gfx_v6_0_get_csb_buffer(struct amdgpu_device *adev, volatile u32 *buffer);
//static void gfx_v6_0_init_cp_pg_table(struct amdgpu_device *adev);
static void gfx_v6_0_init_pg(struct amdgpu_device *adev);

#define ARRAY_MODE(x)     ((x) << GB_TILE_MODE0__ARRAY_MODE__SHIFT)
#define PIPE_CONFIG(x)     ((x) << GB_TILE_MODE0__PIPE_CONFIG__SHIFT)
#define TILE_SPLIT(x)     ((x) << GB_TILE_MODE0__TILE_SPLIT__SHIFT)
#define MICRO_TILE_MODE(x)    ((x) << 0)
#define SAMPLE_SPLIT(x)     ((x) << GB_TILE_MODE0__SAMPLE_SPLIT__SHIFT)
#define BANK_WIDTH(x)     ((x) << 14)
#define BANK_HEIGHT(x)     ((x) << 16)
#define MACRO_TILE_ASPECT(x)    ((x) << 18)
#define NUM_BANKS(x)     ((x) << 20)

static const u32 verde_rlc_save_restore_register_list[] =
{
 (0x8000 << 16) | (0x98f4 >> 2),
 0x00000000,
 (0x8040 << 16) | (0x98f4 >> 2),
 0x00000000,
 (0x8000 << 16) | (0xe80 >> 2),
 0x00000000,
 (0x8040 << 16) | (0xe80 >> 2),
 0x00000000,
 (0x8000 << 16) | (0x89bc >> 2),
 0x00000000,
 (0x8040 << 16) | (0x89bc >> 2),
 0x00000000,
 (0x8000 << 16) | (0x8c1c >> 2),
 0x00000000,
 (0x8040 << 16) | (0x8c1c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x98f0 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0xe7c >> 2),
 0x00000000,
 (0x8000 << 16) | (0x9148 >> 2),
 0x00000000,
 (0x8040 << 16) | (0x9148 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9150 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x897c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8d8c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0xac54 >> 2),
 0X00000000,
 0x3,
 (0x9c00 << 16) | (0x98f8 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9910 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9914 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9918 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x991c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9920 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9924 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9928 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x992c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9930 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9934 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9938 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x993c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9940 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9944 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9948 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x994c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9950 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9954 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9958 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x995c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9960 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9964 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9968 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x996c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9970 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9974 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9978 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x997c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9980 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9984 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9988 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x998c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8c00 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8c14 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8c04 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8c08 >> 2),
 0x00000000,
 (0x8000 << 16) | (0x9b7c >> 2),
 0x00000000,
 (0x8040 << 16) | (0x9b7c >> 2),
 0x00000000,
 (0x8000 << 16) | (0xe84 >> 2),
 0x00000000,
 (0x8040 << 16) | (0xe84 >> 2),
 0x00000000,
 (0x8000 << 16) | (0x89c0 >> 2),
 0x00000000,
 (0x8040 << 16) | (0x89c0 >> 2),
 0x00000000,
 (0x8000 << 16) | (0x914c >> 2),
 0x00000000,
 (0x8040 << 16) | (0x914c >> 2),
 0x00000000,
 (0x8000 << 16) | (0x8c20 >> 2),
 0x00000000,
 (0x8040 << 16) | (0x8c20 >> 2),
 0x00000000,
 (0x8000 << 16) | (0x9354 >> 2),
 0x00000000,
 (0x8040 << 16) | (0x9354 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9060 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9364 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9100 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x913c >> 2),
 0x00000000,
 (0x8000 << 16) | (0x90e0 >> 2),
 0x00000000,
 (0x8000 << 16) | (0x90e4 >> 2),
 0x00000000,
 (0x8000 << 16) | (0x90e8 >> 2),
 0x00000000,
 (0x8040 << 16) | (0x90e0 >> 2),
 0x00000000,
 (0x8040 << 16) | (0x90e4 >> 2),
 0x00000000,
 (0x8040 << 16) | (0x90e8 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8bcc >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8b24 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x88c4 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8e50 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8c0c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8e58 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8e5c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9508 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x950c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9494 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0xac0c >> 2),
 0x00000000,
 (0x9c00 << 16) | (0xac10 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0xac14 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0xae00 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0xac08 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x88d4 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x88c8 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x88cc >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x89b0 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8b10 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x8a14 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9830 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9834 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9838 >> 2),
 0x00000000,
 (0x9c00 << 16) | (0x9a10 >> 2),
 0x00000000,
 (0x8000 << 16) | (0x9870 >> 2),
 0x00000000,
 (0x8000 << 16) | (0x9874 >> 2),
 0x00000000,
 (0x8001 << 16) | (0x9870 >> 2),
 0x00000000,
 (0x8001 << 16) | (0x9874 >> 2),
 0x00000000,
 (0x8040 << 16) | (0x9870 >> 2),
 0x00000000,
 (0x8040 << 16) | (0x9874 >> 2),
 0x00000000,
 (0x8041 << 16) | (0x9870 >> 2),
 0x00000000,
 (0x8041 << 16) | (0x9874 >> 2),
 0x00000000,
 0x00000000
};

static int gfx_v6_0_init_microcode(struct amdgpu_device *adev)
{
 const char *chip_name;
 int err;
 const struct gfx_firmware_header_v1_0 *cp_hdr;
 const struct rlc_firmware_header_v1_0 *rlc_hdr;

 DRM_DEBUG("\n");

 switch (adev->asic_type) {
 case CHIP_TAHITI:
  chip_name = "tahiti";
  break;
 case CHIP_PITCAIRN:
  chip_name = "pitcairn";
  break;
 case CHIP_VERDE:
  chip_name = "verde";
  break;
 case CHIP_OLAND:
  chip_name = "oland";
  break;
 case CHIP_HAINAN:
  chip_name = "hainan";
  break;
 default: BUG();
 }

 err = amdgpu_ucode_request(adev, &adev->gfx.pfp_fw,
       AMDGPU_UCODE_REQUIRED,
       "amdgpu/%s_pfp.bin", chip_name);
 if (err)
  goto out;
 cp_hdr = (const struct gfx_firmware_header_v1_0 *)adev->gfx.pfp_fw->data;
 adev->gfx.pfp_fw_version = le32_to_cpu(cp_hdr->header.ucode_version);
 adev->gfx.pfp_feature_version = le32_to_cpu(cp_hdr->ucode_feature_version);

 err = amdgpu_ucode_request(adev, &adev->gfx.me_fw,
       AMDGPU_UCODE_REQUIRED,
       "amdgpu/%s_me.bin", chip_name);
 if (err)
  goto out;
 cp_hdr = (const struct gfx_firmware_header_v1_0 *)adev->gfx.me_fw->data;
 adev->gfx.me_fw_version = le32_to_cpu(cp_hdr->header.ucode_version);
 adev->gfx.me_feature_version = le32_to_cpu(cp_hdr->ucode_feature_version);

 err = amdgpu_ucode_request(adev, &adev->gfx.ce_fw,
       AMDGPU_UCODE_REQUIRED,
       "amdgpu/%s_ce.bin", chip_name);
 if (err)
  goto out;
 cp_hdr = (const struct gfx_firmware_header_v1_0 *)adev->gfx.ce_fw->data;
 adev->gfx.ce_fw_version = le32_to_cpu(cp_hdr->header.ucode_version);
 adev->gfx.ce_feature_version = le32_to_cpu(cp_hdr->ucode_feature_version);

 err = amdgpu_ucode_request(adev, &adev->gfx.rlc_fw,
       AMDGPU_UCODE_REQUIRED,
       "amdgpu/%s_rlc.bin", chip_name);
 if (err)
  goto out;
 rlc_hdr = (const struct rlc_firmware_header_v1_0 *)adev->gfx.rlc_fw->data;
 adev->gfx.rlc_fw_version = le32_to_cpu(rlc_hdr->header.ucode_version);
 adev->gfx.rlc_feature_version = le32_to_cpu(rlc_hdr->ucode_feature_version);

out:
 if (err) {
  pr_err("gfx6: Failed to load firmware %s gfx firmware\n", chip_name);
  amdgpu_ucode_release(&adev->gfx.pfp_fw);
  amdgpu_ucode_release(&adev->gfx.me_fw);
  amdgpu_ucode_release(&adev->gfx.ce_fw);
  amdgpu_ucode_release(&adev->gfx.rlc_fw);
 }
 return err;
}

static void gfx_v6_0_tiling_mode_table_init(struct amdgpu_device *adev)
{
 const u32 num_tile_mode_states = ARRAY_SIZE(adev->gfx.config.tile_mode_array);
 u32 reg_offset, split_equal_to_row_size, *tilemode;

 memset(adev->gfx.config.tile_mode_array, 0, sizeof(adev->gfx.config.tile_mode_array));
 tilemode = adev->gfx.config.tile_mode_array;

 switch (adev->gfx.config.mem_row_size_in_kb) {
 case 1:
  split_equal_to_row_size = ADDR_SURF_TILE_SPLIT_1KB;
  break;
 case 2:
 default:
  split_equal_to_row_size = ADDR_SURF_TILE_SPLIT_2KB;
  break;
 case 4:
  split_equal_to_row_size = ADDR_SURF_TILE_SPLIT_4KB;
  break;
 }

 if (adev->asic_type == CHIP_VERDE) {
  tilemode[0] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_64B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[1] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_128B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[2] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[3] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_8_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[4] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16);
  tilemode[5] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[6] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[7] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[8] =   ARRAY_MODE(ARRAY_LINEAR_ALIGNED);
  tilemode[9] =   MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16);
  tilemode[10] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[11] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[12] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[13] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16);
  tilemode[14] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[15] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[16] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[17] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[18] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THICK) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16);
  tilemode[19] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_XTHICK) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[20] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THICK) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[21] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_8_BANK);
  tilemode[22] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_8_BANK);
  tilemode[23] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[24] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[25] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[26] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[27] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[28] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[29] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[30] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_2KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  for (reg_offset = 0; reg_offset < num_tile_mode_states; reg_offset++)
   WREG32(mmGB_TILE_MODE0 + reg_offset, tilemode[reg_offset]);
 } else if (adev->asic_type == CHIP_OLAND) {
  tilemode[0] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_64B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4);
  tilemode[1] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_128B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4);
  tilemode[2] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4);
  tilemode[3] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_128B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4);
  tilemode[4] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_64B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[5] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(split_equal_to_row_size) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[6] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(split_equal_to_row_size) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[7] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(split_equal_to_row_size) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4);
  tilemode[8] =   MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_LINEAR_ALIGNED) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_64B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[9] =   MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_64B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[10] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4);
  tilemode[11] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[12] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[13] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_64B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[14] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[15] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[16] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[17] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(split_equal_to_row_size) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[18] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THICK) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16);
  tilemode[19] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_XTHICK) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[20] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THICK) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[21] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_2) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[22] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4);
  tilemode[23] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[24] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2);
  tilemode[25] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    NUM_BANKS(ADDR_SURF_8_BANK) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1);
  for (reg_offset = 0; reg_offset < num_tile_mode_states; reg_offset++)
   WREG32(mmGB_TILE_MODE0 + reg_offset, tilemode[reg_offset]);
 } else if (adev->asic_type == CHIP_HAINAN) {
  tilemode[0] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_64B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[1] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_128B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[2] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[3] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_8_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[4] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2);
  tilemode[5] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_8_BANK);
  tilemode[6] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_8_BANK);
  tilemode[7] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[8] =   ARRAY_MODE(ARRAY_LINEAR_ALIGNED);
  tilemode[9] =   MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2);
  tilemode[10] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_4) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[11] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[12] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[13] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2);
  tilemode[14] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[15] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[16] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[17] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[18] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THICK) |
    PIPE_CONFIG(ADDR_SURF_P2);
  tilemode[19] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_XTHICK) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[20] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THICK) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[21] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_2) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_8_BANK);
  tilemode[22] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_2) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_8_BANK);
  tilemode[23] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_8_BANK);
  tilemode[24] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_8_BANK);
  tilemode[25] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[26] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[27] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[28] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[29] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[30] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P2) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_2KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  for (reg_offset = 0; reg_offset < num_tile_mode_states; reg_offset++)
   WREG32(mmGB_TILE_MODE0 + reg_offset, tilemode[reg_offset]);
 } else if ((adev->asic_type == CHIP_TAHITI) || (adev->asic_type == CHIP_PITCAIRN)) {
  tilemode[0] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_64B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[1] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_128B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[2] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[3] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[4] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16);
  tilemode[5] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[6] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_8) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[7] =   MICRO_TILE_MODE(ADDR_SURF_DEPTH_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[8] =   ARRAY_MODE(ARRAY_LINEAR_ALIGNED);
  tilemode[9] =   MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16);
  tilemode[10] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[11] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_2) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[12] =  MICRO_TILE_MODE(ADDR_SURF_DISPLAY_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[13] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16);
  tilemode[14] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[15] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[16] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_16_BANK);
  tilemode[17] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[18] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_1D_TILED_THICK) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16);
  tilemode[19] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_XTHICK) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[20] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THICK) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_1) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_16_BANK) |
    TILE_SPLIT(split_equal_to_row_size);
  tilemode[21] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_8) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[22] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_4_BANK);
  tilemode[23] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_256B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_8) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[24] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P8_32x32_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_512B) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[25] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[26] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[27] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[28] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[29] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_1KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_4) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  tilemode[30] =  MICRO_TILE_MODE(ADDR_SURF_THIN_MICRO_TILING) |
    ARRAY_MODE(ARRAY_2D_TILED_THIN1) |
    PIPE_CONFIG(ADDR_SURF_P4_8x16) |
    TILE_SPLIT(ADDR_SURF_TILE_SPLIT_2KB) |
    BANK_WIDTH(ADDR_SURF_BANK_WIDTH_1) |
    BANK_HEIGHT(ADDR_SURF_BANK_HEIGHT_2) |
    MACRO_TILE_ASPECT(ADDR_SURF_MACRO_ASPECT_1) |
    NUM_BANKS(ADDR_SURF_2_BANK);
  for (reg_offset = 0; reg_offset < num_tile_mode_states; reg_offset++)
   WREG32(mmGB_TILE_MODE0 + reg_offset, tilemode[reg_offset]);
 } else {
  DRM_ERROR("unknown asic: 0x%x\n", adev->asic_type);
 }
}

static void gfx_v6_0_select_se_sh(struct amdgpu_device *adev, u32 se_num,
      u32 sh_num, u32 instance, int xcc_id)
{
 u32 data;

 if (instance == 0xffffffff)
  data = REG_SET_FIELD(0, GRBM_GFX_INDEX, INSTANCE_BROADCAST_WRITES, 1);
 else
  data = REG_SET_FIELD(0, GRBM_GFX_INDEX, INSTANCE_INDEX, instance);

 if ((se_num == 0xffffffff) && (sh_num == 0xffffffff))
  data |= GRBM_GFX_INDEX__SH_BROADCAST_WRITES_MASK |
   GRBM_GFX_INDEX__SE_BROADCAST_WRITES_MASK;
 else if (se_num == 0xffffffff)
  data |= GRBM_GFX_INDEX__SE_BROADCAST_WRITES_MASK |
   (sh_num << GRBM_GFX_INDEX__SH_INDEX__SHIFT);
 else if (sh_num == 0xffffffff)
  data |= GRBM_GFX_INDEX__SH_BROADCAST_WRITES_MASK |
   (se_num << GRBM_GFX_INDEX__SE_INDEX__SHIFT);
 else
  data |= (sh_num << GRBM_GFX_INDEX__SH_INDEX__SHIFT) |
   (se_num << GRBM_GFX_INDEX__SE_INDEX__SHIFT);
 WREG32(mmGRBM_GFX_INDEX, data);
}

static u32 gfx_v6_0_get_rb_active_bitmap(struct amdgpu_device *adev)
{
 u32 data, mask;

 data = RREG32(mmCC_RB_BACKEND_DISABLE) |
  RREG32(mmGC_USER_RB_BACKEND_DISABLE);

 data = REG_GET_FIELD(data, GC_USER_RB_BACKEND_DISABLE, BACKEND_DISABLE);

 mask = amdgpu_gfx_create_bitmask(adev->gfx.config.max_backends_per_se/
      adev->gfx.config.max_sh_per_se);

 return ~data & mask;
}

static void gfx_v6_0_raster_config(struct amdgpu_device *adev, u32 *rconf)
{
 switch (adev->asic_type) {
 case CHIP_TAHITI:
 case CHIP_PITCAIRN:
  *rconf |=
      (2 << PA_SC_RASTER_CONFIG__RB_XSEL2__SHIFT) |
      (1 << PA_SC_RASTER_CONFIG__RB_XSEL__SHIFT) |
      (2 << PA_SC_RASTER_CONFIG__PKR_MAP__SHIFT) |
      (1 << PA_SC_RASTER_CONFIG__PKR_YSEL__SHIFT) |
      (2 << PA_SC_RASTER_CONFIG__SE_MAP__SHIFT) |
      (2 << PA_SC_RASTER_CONFIG__SE_XSEL__SHIFT) |
      (2 << PA_SC_RASTER_CONFIG__SE_YSEL__SHIFT);
  break;
 case CHIP_VERDE:
  *rconf |=
      (1 << PA_SC_RASTER_CONFIG__RB_XSEL__SHIFT) |
      (2 << PA_SC_RASTER_CONFIG__PKR_MAP__SHIFT) |
      (1 << PA_SC_RASTER_CONFIG__PKR_YSEL__SHIFT);
  break;
 case CHIP_OLAND:
  *rconf |= (1 << PA_SC_RASTER_CONFIG__RB_YSEL__SHIFT);
  break;
 case CHIP_HAINAN:
  *rconf |= 0x0;
  break;
 default:
  DRM_ERROR("unknown asic: 0x%x\n", adev->asic_type);
  break;
 }
}

static void gfx_v6_0_write_harvested_raster_configs(struct amdgpu_device *adev,
          u32 raster_config, unsigned rb_mask,
          unsigned num_rb)
{
 unsigned sh_per_se = max_t(unsigned, adev->gfx.config.max_sh_per_se, 1);
 unsigned num_se = max_t(unsigned, adev->gfx.config.max_shader_engines, 1);
 unsigned rb_per_pkr = min_t(unsigned, num_rb / num_se / sh_per_se, 2);
 unsigned rb_per_se = num_rb / num_se;
 unsigned se_mask[4];
 unsigned se;

 se_mask[0] = ((1 << rb_per_se) - 1) & rb_mask;
 se_mask[1] = (se_mask[0] << rb_per_se) & rb_mask;
 se_mask[2] = (se_mask[1] << rb_per_se) & rb_mask;
 se_mask[3] = (se_mask[2] << rb_per_se) & rb_mask;

 WARN_ON(!(num_se == 1 || num_se == 2 || num_se == 4));
 WARN_ON(!(sh_per_se == 1 || sh_per_se == 2));
 WARN_ON(!(rb_per_pkr == 1 || rb_per_pkr == 2));

 for (se = 0; se < num_se; se++) {
  unsigned raster_config_se = raster_config;
  unsigned pkr0_mask = ((1 << rb_per_pkr) - 1) << (se * rb_per_se);
  unsigned pkr1_mask = pkr0_mask << rb_per_pkr;
  int idx = (se / 2) * 2;

  if ((num_se > 1) && (!se_mask[idx] || !se_mask[idx + 1])) {
   raster_config_se &= ~PA_SC_RASTER_CONFIG__SE_MAP_MASK;

   if (!se_mask[idx])
    raster_config_se |= RASTER_CONFIG_SE_MAP_3 << PA_SC_RASTER_CONFIG__SE_MAP__SHIFT;
   else
    raster_config_se |= RASTER_CONFIG_SE_MAP_0 << PA_SC_RASTER_CONFIG__SE_MAP__SHIFT;
  }

  pkr0_mask &= rb_mask;
  pkr1_mask &= rb_mask;
  if (rb_per_se > 2 && (!pkr0_mask || !pkr1_mask)) {
   raster_config_se &= ~PA_SC_RASTER_CONFIG__PKR_MAP_MASK;

   if (!pkr0_mask)
    raster_config_se |= RASTER_CONFIG_PKR_MAP_3 << PA_SC_RASTER_CONFIG__PKR_MAP__SHIFT;
   else
    raster_config_se |= RASTER_CONFIG_PKR_MAP_0 << PA_SC_RASTER_CONFIG__PKR_MAP__SHIFT;
  }

  if (rb_per_se >= 2) {
   unsigned rb0_mask = 1 << (se * rb_per_se);
   unsigned rb1_mask = rb0_mask << 1;

   rb0_mask &= rb_mask;
   rb1_mask &= rb_mask;
   if (!rb0_mask || !rb1_mask) {
    raster_config_se &= ~PA_SC_RASTER_CONFIG__RB_MAP_PKR0_MASK;

    if (!rb0_mask)
     raster_config_se |=
      RASTER_CONFIG_RB_MAP_3 << PA_SC_RASTER_CONFIG__RB_MAP_PKR0__SHIFT;
    else
     raster_config_se |=
      RASTER_CONFIG_RB_MAP_0 << PA_SC_RASTER_CONFIG__RB_MAP_PKR0__SHIFT;
   }

   if (rb_per_se > 2) {
    rb0_mask = 1 << (se * rb_per_se + rb_per_pkr);
    rb1_mask = rb0_mask << 1;
    rb0_mask &= rb_mask;
    rb1_mask &= rb_mask;
    if (!rb0_mask || !rb1_mask) {
     raster_config_se &= ~PA_SC_RASTER_CONFIG__RB_MAP_PKR1_MASK;

     if (!rb0_mask)
      raster_config_se |=
       RASTER_CONFIG_RB_MAP_3 << PA_SC_RASTER_CONFIG__RB_MAP_PKR1__SHIFT;
     else
      raster_config_se |=
       RASTER_CONFIG_RB_MAP_0 << PA_SC_RASTER_CONFIG__RB_MAP_PKR1__SHIFT;
    }
   }
  }

  /* GRBM_GFX_INDEX has a different offset on SI */
  gfx_v6_0_select_se_sh(adev, se, 0xffffffff, 0xffffffff, 0);
  WREG32(mmPA_SC_RASTER_CONFIG, raster_config_se);
 }

 /* GRBM_GFX_INDEX has a different offset on SI */
 gfx_v6_0_select_se_sh(adev, 0xffffffff, 0xffffffff, 0xffffffff, 0);
}

static void gfx_v6_0_setup_rb(struct amdgpu_device *adev)
{
 int i, j;
 u32 data;
 u32 raster_config = 0;
 u32 active_rbs = 0;
 u32 rb_bitmap_width_per_sh = adev->gfx.config.max_backends_per_se /
     adev->gfx.config.max_sh_per_se;
 unsigned num_rb_pipes;

 mutex_lock(&adev->grbm_idx_mutex);
 for (i = 0; i < adev->gfx.config.max_shader_engines; i++) {
  for (j = 0; j < adev->gfx.config.max_sh_per_se; j++) {
   gfx_v6_0_select_se_sh(adev, i, j, 0xffffffff, 0);
   data = gfx_v6_0_get_rb_active_bitmap(adev);
   active_rbs |= data <<
    ((i * adev->gfx.config.max_sh_per_se + j) *
     rb_bitmap_width_per_sh);
  }
 }
 gfx_v6_0_select_se_sh(adev, 0xffffffff, 0xffffffff, 0xffffffff, 0);

 adev->gfx.config.backend_enable_mask = active_rbs;
 adev->gfx.config.num_rbs = hweight32(active_rbs);

 num_rb_pipes = min_t(unsigned, adev->gfx.config.max_backends_per_se *
        adev->gfx.config.max_shader_engines, 16);

 gfx_v6_0_raster_config(adev, &raster_config);

 if (!adev->gfx.config.backend_enable_mask ||
      adev->gfx.config.num_rbs >= num_rb_pipes)
  WREG32(mmPA_SC_RASTER_CONFIG, raster_config);
 else
  gfx_v6_0_write_harvested_raster_configs(adev, raster_config,
       adev->gfx.config.backend_enable_mask,
       num_rb_pipes);

 /* cache the values for userspace */
 for (i = 0; i < adev->gfx.config.max_shader_engines; i++) {
  for (j = 0; j < adev->gfx.config.max_sh_per_se; j++) {
   gfx_v6_0_select_se_sh(adev, i, j, 0xffffffff, 0);
   adev->gfx.config.rb_config[i][j].rb_backend_disable =
    RREG32(mmCC_RB_BACKEND_DISABLE);
   adev->gfx.config.rb_config[i][j].user_rb_backend_disable =
    RREG32(mmGC_USER_RB_BACKEND_DISABLE);
   adev->gfx.config.rb_config[i][j].raster_config =
    RREG32(mmPA_SC_RASTER_CONFIG);
  }
 }
 gfx_v6_0_select_se_sh(adev, 0xffffffff, 0xffffffff, 0xffffffff, 0);
 mutex_unlock(&adev->grbm_idx_mutex);
}

static void gfx_v6_0_set_user_cu_inactive_bitmap(struct amdgpu_device *adev,
       u32 bitmap)
{
 u32 data;

 if (!bitmap)
  return;

 data = bitmap << GC_USER_SHADER_ARRAY_CONFIG__INACTIVE_CUS__SHIFT;
 data &= GC_USER_SHADER_ARRAY_CONFIG__INACTIVE_CUS_MASK;

 WREG32(mmGC_USER_SHADER_ARRAY_CONFIG, data);
}

static u32 gfx_v6_0_get_cu_enabled(struct amdgpu_device *adev)
{
 u32 data, mask;

 data = RREG32(mmCC_GC_SHADER_ARRAY_CONFIG) |
  RREG32(mmGC_USER_SHADER_ARRAY_CONFIG);

 mask = amdgpu_gfx_create_bitmask(adev->gfx.config.max_cu_per_sh);
 return ~REG_GET_FIELD(data, CC_GC_SHADER_ARRAY_CONFIG, INACTIVE_CUS) & mask;
}


static void gfx_v6_0_setup_spi(struct amdgpu_device *adev)
{
 int i, j, k;
 u32 data, mask;
 u32 active_cu = 0;

 mutex_lock(&adev->grbm_idx_mutex);
 for (i = 0; i < adev->gfx.config.max_shader_engines; i++) {
  for (j = 0; j < adev->gfx.config.max_sh_per_se; j++) {
   gfx_v6_0_select_se_sh(adev, i, j, 0xffffffff, 0);
   data = RREG32(mmSPI_STATIC_THREAD_MGMT_3);
   active_cu = gfx_v6_0_get_cu_enabled(adev);

   mask = 1;
   for (k = 0; k < 16; k++) {
    mask <<= k;
    if (active_cu & mask) {
     data &= ~mask;
     WREG32(mmSPI_STATIC_THREAD_MGMT_3, data);
     break;
    }
   }
  }
 }
 gfx_v6_0_select_se_sh(adev, 0xffffffff, 0xffffffff, 0xffffffff, 0);
 mutex_unlock(&adev->grbm_idx_mutex);
}

static void gfx_v6_0_config_init(struct amdgpu_device *adev)
{
 adev->gfx.config.double_offchip_lds_buf = 0;
}

static void gfx_v6_0_constants_init(struct amdgpu_device *adev)
{
 u32 gb_addr_config = 0;
 u32 mc_arb_ramcfg;
 u32 sx_debug_1;
 u32 hdp_host_path_cntl;
 u32 tmp;

 switch (adev->asic_type) {
 case CHIP_TAHITI:
  adev->gfx.config.max_shader_engines = 2;
  adev->gfx.config.max_tile_pipes = 12;
  adev->gfx.config.max_cu_per_sh = 8;
  adev->gfx.config.max_sh_per_se = 2;
  adev->gfx.config.max_backends_per_se = 4;
  adev->gfx.config.max_texture_channel_caches = 12;
  adev->gfx.config.max_gprs = 256;
  adev->gfx.config.max_gs_threads = 32;
  adev->gfx.config.max_hw_contexts = 8;

  adev->gfx.config.sc_prim_fifo_size_frontend = 0x20;
  adev->gfx.config.sc_prim_fifo_size_backend = 0x100;
  adev->gfx.config.sc_hiz_tile_fifo_size = 0x30;
  adev->gfx.config.sc_earlyz_tile_fifo_size = 0x130;
  gb_addr_config = TAHITI_GB_ADDR_CONFIG_GOLDEN;
  break;
 case CHIP_PITCAIRN:
  adev->gfx.config.max_shader_engines = 2;
  adev->gfx.config.max_tile_pipes = 8;
  adev->gfx.config.max_cu_per_sh = 5;
  adev->gfx.config.max_sh_per_se = 2;
  adev->gfx.config.max_backends_per_se = 4;
  adev->gfx.config.max_texture_channel_caches = 8;
  adev->gfx.config.max_gprs = 256;
  adev->gfx.config.max_gs_threads = 32;
  adev->gfx.config.max_hw_contexts = 8;

  adev->gfx.config.sc_prim_fifo_size_frontend = 0x20;
  adev->gfx.config.sc_prim_fifo_size_backend = 0x100;
  adev->gfx.config.sc_hiz_tile_fifo_size = 0x30;
  adev->gfx.config.sc_earlyz_tile_fifo_size = 0x130;
  gb_addr_config = TAHITI_GB_ADDR_CONFIG_GOLDEN;
  break;
 case CHIP_VERDE:
  adev->gfx.config.max_shader_engines = 1;
  adev->gfx.config.max_tile_pipes = 4;
  adev->gfx.config.max_cu_per_sh = 5;
  adev->gfx.config.max_sh_per_se = 2;
  adev->gfx.config.max_backends_per_se = 4;
  adev->gfx.config.max_texture_channel_caches = 4;
  adev->gfx.config.max_gprs = 256;
  adev->gfx.config.max_gs_threads = 32;
  adev->gfx.config.max_hw_contexts = 8;

  adev->gfx.config.sc_prim_fifo_size_frontend = 0x20;
  adev->gfx.config.sc_prim_fifo_size_backend = 0x40;
  adev->gfx.config.sc_hiz_tile_fifo_size = 0x30;
  adev->gfx.config.sc_earlyz_tile_fifo_size = 0x130;
  gb_addr_config = VERDE_GB_ADDR_CONFIG_GOLDEN;
  break;
 case CHIP_OLAND:
  adev->gfx.config.max_shader_engines = 1;
  adev->gfx.config.max_tile_pipes = 4;
  adev->gfx.config.max_cu_per_sh = 6;
  adev->gfx.config.max_sh_per_se = 1;
  adev->gfx.config.max_backends_per_se = 2;
  adev->gfx.config.max_texture_channel_caches = 4;
  adev->gfx.config.max_gprs = 256;
  adev->gfx.config.max_gs_threads = 16;
  adev->gfx.config.max_hw_contexts = 8;

  adev->gfx.config.sc_prim_fifo_size_frontend = 0x20;
  adev->gfx.config.sc_prim_fifo_size_backend = 0x40;
  adev->gfx.config.sc_hiz_tile_fifo_size = 0x30;
  adev->gfx.config.sc_earlyz_tile_fifo_size = 0x130;
  gb_addr_config = VERDE_GB_ADDR_CONFIG_GOLDEN;
  break;
 case CHIP_HAINAN:
  adev->gfx.config.max_shader_engines = 1;
  adev->gfx.config.max_tile_pipes = 4;
  adev->gfx.config.max_cu_per_sh = 5;
  adev->gfx.config.max_sh_per_se = 1;
  adev->gfx.config.max_backends_per_se = 1;
  adev->gfx.config.max_texture_channel_caches = 2;
  adev->gfx.config.max_gprs = 256;
  adev->gfx.config.max_gs_threads = 16;
  adev->gfx.config.max_hw_contexts = 8;

  adev->gfx.config.sc_prim_fifo_size_frontend = 0x20;
  adev->gfx.config.sc_prim_fifo_size_backend = 0x40;
  adev->gfx.config.sc_hiz_tile_fifo_size = 0x30;
  adev->gfx.config.sc_earlyz_tile_fifo_size = 0x130;
  gb_addr_config = HAINAN_GB_ADDR_CONFIG_GOLDEN;
  break;
 default:
  BUG();
  break;
 }

 WREG32(mmGRBM_CNTL, (0xff << GRBM_CNTL__READ_TIMEOUT__SHIFT));
 WREG32(mmSRBM_INT_CNTL, 1);
 WREG32(mmSRBM_INT_ACK, 1);

 WREG32(mmBIF_FB_EN, BIF_FB_EN__FB_READ_EN_MASK | BIF_FB_EN__FB_WRITE_EN_MASK);

 adev->gfx.config.mc_arb_ramcfg = RREG32(mmMC_ARB_RAMCFG);
 mc_arb_ramcfg = adev->gfx.config.mc_arb_ramcfg;

 adev->gfx.config.num_tile_pipes = adev->gfx.config.max_tile_pipes;
 adev->gfx.config.mem_max_burst_length_bytes = 256;
 tmp = (mc_arb_ramcfg & MC_ARB_RAMCFG__NOOFCOLS_MASK) >> MC_ARB_RAMCFG__NOOFCOLS__SHIFT;
 adev->gfx.config.mem_row_size_in_kb = (4 * (1 << (8 + tmp))) / 1024;
 if (adev->gfx.config.mem_row_size_in_kb > 4)
  adev->gfx.config.mem_row_size_in_kb = 4;
 adev->gfx.config.shader_engine_tile_size = 32;
 adev->gfx.config.num_gpus = 1;
 adev->gfx.config.multi_gpu_tile_size = 64;

 gb_addr_config &= ~GB_ADDR_CONFIG__ROW_SIZE_MASK;
 switch (adev->gfx.config.mem_row_size_in_kb) {
 case 1:
 default:
  gb_addr_config |= 0 << GB_ADDR_CONFIG__ROW_SIZE__SHIFT;
  break;
 case 2:
  gb_addr_config |= 1 << GB_ADDR_CONFIG__ROW_SIZE__SHIFT;
  break;
 case 4:
  gb_addr_config |= 2 << GB_ADDR_CONFIG__ROW_SIZE__SHIFT;
  break;
 }
 gb_addr_config &= ~GB_ADDR_CONFIG__NUM_SHADER_ENGINES_MASK;
 if (adev->gfx.config.max_shader_engines == 2)
  gb_addr_config |= 1 << GB_ADDR_CONFIG__NUM_SHADER_ENGINES__SHIFT;
 adev->gfx.config.gb_addr_config = gb_addr_config;

 WREG32(mmGB_ADDR_CONFIG, gb_addr_config);
 WREG32(mmDMIF_ADDR_CONFIG, gb_addr_config);
 WREG32(mmDMIF_ADDR_CALC, gb_addr_config);
 WREG32(mmHDP_ADDR_CONFIG, gb_addr_config);
 WREG32(mmDMA_TILING_CONFIG + DMA0_REGISTER_OFFSET, gb_addr_config);
 WREG32(mmDMA_TILING_CONFIG + DMA1_REGISTER_OFFSET, gb_addr_config);

#if 0
 if (adev->has_uvd) {
  WREG32(mmUVD_UDEC_ADDR_CONFIG, gb_addr_config);
  WREG32(mmUVD_UDEC_DB_ADDR_CONFIG, gb_addr_config);
  WREG32(mmUVD_UDEC_DBW_ADDR_CONFIG, gb_addr_config);
 }
#endif
 gfx_v6_0_tiling_mode_table_init(adev);

 gfx_v6_0_setup_rb(adev);

 gfx_v6_0_setup_spi(adev);

 gfx_v6_0_get_cu_info(adev);
 gfx_v6_0_config_init(adev);

 WREG32(mmCP_QUEUE_THRESHOLDS,
  ((0x16 << CP_QUEUE_THRESHOLDS__ROQ_IB1_START__SHIFT) |
  (0x2b << CP_QUEUE_THRESHOLDS__ROQ_IB2_START__SHIFT)));

 /* set HW defaults for 3D engine */
 WREG32(mmCP_MEQ_THRESHOLDS,
  (0x30 << CP_MEQ_THRESHOLDS__MEQ1_START__SHIFT) |
  (0x60 << CP_MEQ_THRESHOLDS__MEQ2_START__SHIFT));

 sx_debug_1 = RREG32(mmSX_DEBUG_1);
 WREG32(mmSX_DEBUG_1, sx_debug_1);

 WREG32(mmSPI_CONFIG_CNTL_1, (4 << SPI_CONFIG_CNTL_1__VTX_DONE_DELAY__SHIFT));

 WREG32(mmPA_SC_FIFO_SIZE, ((adev->gfx.config.sc_prim_fifo_size_frontend << PA_SC_FIFO_SIZE__SC_FRONTEND_PRIM_FIFO_SIZE__SHIFT) |
--> --------------------

--> maximum size reached

--> --------------------