Quelle  a2xx.xml

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</enum>

<enum name="a2xx_sx_perfcnt_select">
 <value value="0" name="SX_EXPORT_VECTORS"/>
 <value value="1" name="SX_DUMMY_QUADS"/>
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</enum>

<enum name="a2xx_rbbm_perfcount1_sel">
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 <value value="15" name="RBBM1_INTERRUPT"/>
</enum>

<enum name="a2xx_cp_perfcount_sel">
 <value value="0" name="ALWAYS_COUNT"/>
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 <value value="2" name="TRANS_FIFO_AF"/>
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<enum name="a2xx_mh_perfcnt_select">
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</enum>

<enum name="perf_mode_cnt">
 <value name="PERF_STATE_RESET" value="0"/>
 <value name="PERF_STATE_ENABLE" value="1"/>
 <value name="PERF_STATE_FREEZE" value="2"/>
</enum>

<domain name="A2XX" width="32">

 <bitset name="a2xx_vgt_current_bin_id_min_max" inline="yes">
  <bitfield name="COLUMN" low="0" high="2" type="uint"/>
  <bitfield name="ROW" low="3" high="5" type="uint"/>
  <bitfield name="GUARD_BAND_MASK" low="6" high="8" type="uint"/>
 </bitset>

 <reg32 offset="0x0001" name="RBBM_PATCH_RELEASE"/>
 <reg32 offset="0x003b" name="RBBM_CNTL"/>
 <reg32 offset="0x003c" name="RBBM_SOFT_RESET"/>
 <reg32 offset="0x00c0" name="CP_PFP_UCODE_ADDR"/>
 <reg32 offset="0x00c1" name="CP_PFP_UCODE_DATA"/>

 <enum name="adreno_mmu_clnt_beh">
  <value name="BEH_NEVR" value="0"/>
  <value name="BEH_TRAN_RNG" value="1"/>
  <value name="BEH_TRAN_FLT" value="2"/>
 </enum>

 <!--
Note: these seem applicable only for a2xx devices with gpummu?  At
any rate, MH_MMU_CONFIG shows up in places in a3xx firmware where
it doesn't make sense, so I think offset 0x40 must be a different
register on a3xx.. so moving this back into A2XX domain:
 -->
 <reg32 offset="0x0040" name="MH_MMU_CONFIG">
  <bitfield name="MMU_ENABLE" pos="0" type="boolean"/>
  <bitfield name="SPLIT_MODE_ENABLE" pos="1" type="boolean"/>
  <bitfield name="RB_W_CLNT_BEHAVIOR" low="4" high="5" type="adreno_mmu_clnt_beh"/>
  <bitfield name="CP_W_CLNT_BEHAVIOR" low="6" high="7" type="adreno_mmu_clnt_beh"/>
  <bitfield name="CP_R0_CLNT_BEHAVIOR" low="8" high="9" type="adreno_mmu_clnt_beh"/>
  <bitfield name="CP_R1_CLNT_BEHAVIOR" low="10" high="11" type="adreno_mmu_clnt_beh"/>
  <bitfield name="CP_R2_CLNT_BEHAVIOR" low="12" high="13" type="adreno_mmu_clnt_beh"/>
  <bitfield name="CP_R3_CLNT_BEHAVIOR" low="14" high="15" type="adreno_mmu_clnt_beh"/>
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   note: only 0x3f worth of valid register values for VS_REGS and
   PS_REGS, but high bit is set to indicate '0 registers used':
  </doc>
  <bitfield name="VS_REGS" low="0" high="7" type="uint"/>
  <bitfield name="PS_REGS" low="8" high="15" type="uint"/>
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  <value name="SQ_TEX_SIGN_UNSIGNED_BIASED" value="2"/>
  <!-- gamma: sRGB to linear - doesn't seem to work on adreno? -->
  <value name="SQ_TEX_SIGN_GAMMA" value="3"/>
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  <value name="SQ_TEX_NUM_FORMAT_FRAC" value="0"/>
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  <!-- 1d/3d have different bit configurations -->
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