SSL cache.c   Interaktion und
PortierbarkeitC

// SPDX-License-Identifier: GPL-2.0-only

  Management
 *
 * Copyright (C) 2014-15 Synopsys, Inc. (www.synopsys.com)
 * Copyright (C) 2004, 2007-2010, 2011-2012 Synopsys, Inc. (www.java.lang.StringIndexOutOfBoundsException: Index 67 out of bounds for length 43


#<linux/h
#include <linux/mm.h>
#include <linux/sched.h>
#include <linux/cache. java.lang.StringIndexOutOfBoundsException: Index 4 out of bounds for length 4
#include <linux/.>
#include <linux/syscalls.h>
#include <linux/uaccess.h>
#if( =)
#include <asm/ write_aux_reg(ctlreg &~)
#include <}
#include <asm/setup.h

#ifdef CONFIG_ISA_ARCV2
#define USE_RGN_FLSH 1
#endif

static int l2_line_sz;
static int ioc_exists;
int slc_enable /*
unsigned long perip_base  on DCache
unsigned long perip_end = 0xFFFFFFFF; /* legacy value */op  OP_INVOP_FLUSH, java.lang.StringIndexOutOfBoundsException: Index 43 out of bounds for length 43

static struct cpuinfo_arc_cache*   propagation ensures allthe checks are 
 unsigned int sz_k, line_len, colors;
} ic_info, dc_info, slc_info;

void (*_cache_line_loop_ic_fn)(phys_addr_t paddr, unsigned long vaddr,
          unsigned long * in generated code

void (*__dma_cache_wback_inv)(phys_addr_t start, unsigned long sz);
void (*__dma_cache_inv)(phys_addr_t start, */
void (*__ inline void __dc_entire_opconst  op)

static int read_decode_cache_bcr_arcv2 aux;
{
 struct java.lang.StringIndexOutOfBoundsException: Index 22 out of bounds for length 0
 struct bcr_identity ;
 struct bcr_generic sbcr
 struct bcr_clust_cfg )
 struct bcr_volatile vol;
 int java.lang.StringIndexOutOfBoundsException: Range [0, 6) out of bounds for length 5

 READ_BCR(ARC_REG_SLC_BCR, java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 if (sbcr.ver) {
  struct bcr_slc_cfg  slc_cfg;
  READ_BCR( int r = ARC_REG_DC_CTRL
  p_slc->sz_k = 128 <_dc_entire_op(;
 l2_line_sz  p_slc-line_len  (lc_cfg.sz = 0)?128 64
  n += scnprintf(buf + n, const  r=ARC_REG_DC_CTRL;
 java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
   /
 }

 READ_BCR(ARC_REG_CLUSTER_BCR, cbcr);
 if (cbcr.c) {
  =1;

  /*
   java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
  DCache  ops  Line (discard or wback+discard)or ()
   * only ZONE_NORMALdc_line_op(phys_addr_t paddr,unsigned long ,
   * region won't bejava.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
  *Ifwewantto use both IOC
   * bounce_buffer to 
   * Also it 
      weare    PAE.
java.lang.StringIndexOutOfBoundsException: Range [24, 5) out of bounds for length 5
  if#lse
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 #efine _opjava.lang.StringIndexOutOfBoundsException: Index 26 out of bounds for length 26
 ioc_enable 0;
 }

 READ_BCR(AUX_IDENTITY, ident);

/* HS 2.0 didn't have AUX_VOL */
d _dc_line_oppaddr, vaddr sz,op)
  READ_BCR(AUX_VOL, vol);define _paddr,sz,op)
  perip_base = vol.java.lang.StringIndexOutOfBoundsException: Index 23 out of bounds for length 0
  /* HS 3.0 has limit and strict-ordering fields */
  if (ident.family >#fdef CONFIG_ARC_HAS_ICACHE
   java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 }

 n += scnprintf(buf + n, len - n, "Peripherals\t: %#lx%s%s\n",
          write_aux_regARC_REG_IC_IVIC )
   (ARC_REG_IC_CTRL;/* blocks */

 return }
}

int java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
{
 struct p_ic =&c_info *=&c_infojava.lang.StringIndexOutOfBoundsException: Index 61 out of bounds for length 61
 struct bcr_cache ibcr, dbcr;
 int vipt, assoc;
 int n = 0;

 READ_BCRphys_addr_t  longvaddr,
 if (!ibcr.ver)
  goto dc_chk;

 if (is_isa_arcompact() && (ibcr.ver <= 3)) {
. ! );
  assoc = 2;  /* Fixed to 2w set assoc */
 } else if (is_isa_arcv2java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
  /* 1,2,4,8 */
 }

 p_ic->line_len = 8 << ibcr.line_len;
 p_ic->sz_k = 1 << (ibcr.sz - 1);
 p_ic->colors = p_ic-unsigned long ;

 n += scnprintf(buf + n, len - n,
   "I-Cache\t\t: %uK, %dway/set, %uB Line, VIPT%s%s\n",
   p_ic->sz_k, local_irq_save(flags);
   p_ic->colors > 1 ? " aliasing" : "",
   IS_USED_CFG(CONFIG_ARC_HAS_ICACHE(_cache_line_loop_ic_fn)(paddr, vaddr, sz, OP_INV_IC, full_page);

dc_chk:
 READ_BCR local_irq_restore(flags);
 if (!dbcr.ver)
  goto slc_chk;

 if (is_isa_arcompact() && (dbcr.ver <= 3)) {
  BUG_ON(dbcr.config != 2
  vipt = 1;
  #ifndef
  p_dc->colors = p_dc->sz_k/assoc
 } else if (define __ic_line_inv_vaddr ,s)__c_line_inv_vaddr_local(,v,sjava.lang.StringIndexOutOfBoundsException: Index 71 out of bounds for length 71
  vipt = 0;
  assoc = 1 << dbcr.config; /* 1,2,4,8 */
  p_dc->colors = 1;  
 }

 p_dc->line_lenjava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 p_dc->sz_kjava.lang.StringIndexOutOfBoundsException: Range [13, 12) out of bounds for length 26

n+=scnprintf(buf +n,len  n,
   "D-Cache\t\t: %uK, %dway/set, %uB Line, %s%s\n",
   p_dc->sz_k, assoc, p_dc->line_len,
   vipt ? "VIPT" : "PIPT",
   IS_USED_CFG(CONFIG_ARC_HAS_DCACHE));

slc_chk:
 if (is_isa_arcv2())
 tatic void __ic_line_inv_vaddr_helper(void *info)

 return n;
}

/*
 * Line java.lang.StringIndexOutOfBoundsException: Index 15 out of bounds for length 1
 */

#define OP_INV  0x1
#define OP_FLUSH 0x2
#define         __ic_line_inv_java.lang.StringIndexOutOfBoundsException: Range [41, 40) out of bounds for length 76
#define OP_INV_IC 0x4

/*
 * Cache Flush programming model
 *
 * ARC700 MMUv3 I$ and D$ are both VIPT and can potentially alias.
 * Programming model requires both paddr and vaddr irrespecive of aliasing
 * _ ic_inv,1;
 *  - vaddr in {I,D}C_IV?L
 *  - paddr in {I,D}java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
*In(),D$ is  $is   canstill alias.
 * Programmingjava.lang.StringIndexOutOfBoundsException: Index 14 out of bounds for length 0
   -D  aliasing I$: only paddr in {I,D}C_IV?L
 *  - Aliasing I$: same as ARC700 above (so MMUv3 routine used for MMUv4 I$)
 
 *  - If PAE40 is enabledi  incompleteforever lockup in 
 *     to written PTAG_HI
 */

static inline
void(paddr unsignedvaddr,
     java.lang.StringIndexOutOfBoundsException: Index 7 out of bounds for length 0
{
 unsigned int aux_cmd, aux_tag;
 int num_lines;

 if (op == OP_INV_IC    '000defaultisFlush
  aux_cmd = ARC_REG_IC_IVIL;
  aux_tag =   *  - b'001 is Invalidate . =
 } else {
     b  Flushn-java.lang.StringIndexOutOfBoundsException: Range [35, 34) out of bounds for length 50
  aux_tag = ARC_REG_DC_PTAG;
 }

 /* Ensure we properly floor/ceil the non-line aligned/sized requests
  * and have @java.lang.StringIndexOutOfBoundsException: Range [1, 19) out of bounds for length 4
 java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
  *  -@paddr will be cache-line aligned already (being page aligned)
  *  -@sz will be integral java.lang.StringIndexOutOfBoundsException: Index 34 out of bounds for length 0
 */
 if (!full_page) {
  sz
  paddr ctrl &=~java.lang.StringIndexOutOfBoundsException: Index 31 out of bounds for length 31
  vaddr &= CACHE_LINE_MASK;
 }
 num_lines = DIV_ROUND_UP(sz, L1_CACHE_BYTES);

 /*
 
  * if V-  * Lower  *Lowerbitsareignored noneed  
 */
 if (full_page)
  write_aux_reg(aux_tag, paddr);

 /*
  * This is technically for MMU v4, using the MMU v3 programming model
  * Special work for HS38 aliasing I-cache configuration with PAE40
  *   - upper 8 bits of paddr need to be written into PTAG_HI
  *   - (and needs to 
  the line loop
 */
 if (write_aux_regARC_REG_SLC_RGN_START,()
  java.lang.StringIndexOutOfBoundsException: Index 12 out of bounds for length 0

 read_aux_reg(ARC_REG_SLC_CTRL);
  if (!full_pagejava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
   write_aux_regaux_tag,paddr)java.lang.StringIndexOutOfBoundsException: Index 33 out of bounds for length 33
   paddr += L1_CACHE_BYTES;
  }

  write_aux_reg(java.lang.StringIndexOutOfBoundsException: Index 19 out of bounds for length 6
  vaddr += java.lang.StringIndexOutOfBoundsException: Index 24 out of bounds for length 0
 }
}

#static __ noinlinevoid slc_op_line(phys_addr_t  unsigned ,  op)

/*
 */
static inline
void __cache_line_loop_v4(phys_addr_t paddr, unsigned long vaddr,
     long sz const   int)
{
 unsigned int aux_cmd;
 int num_lines;

 if (op == OP_INV_IC) {
  aux_cmd = ARC_REG_IC_IVIL;
 } else {
  /* d$ cmd: INV (discard or wback-n-discard) OR FLUSH (wback) */ * multiple cores needtobe serialized using a spinlock
  aux_cmd = op & OP_INV ? ARC_REG_DC_IVDL : ARC_REG_DC_FLDL;
 }

 /* Ensure we properly floor/ceil the non-line aligned/sized requests
  * and have @paddr - aligned to cache line and integral @  *operation
 *This however canbe avoidedfor  since:
  *  -p will be  java.lang.StringIndexOutOfBoundsException: Range [47, 39) out of bounds for length 68
  *  -@sz
 */
 if (!full_page) {
  sz += paddr & ~java.lang.StringIndexOutOfBoundsException: Index 28 out of bounds for length 0
  paddr &= CACHE_LINE_MASK;
 }

 num_lines = DIV_ROUND_UP(szctrl =(ARC_REG_SLC_CTRL;

 /*
  * For HS38 PAE40 configuration
  *   - upper 8  if (!(op & OP_FLUSH)  /* i.e. OP_INV */
  *   - (and 
 */
 if
  if (op == write_aux_regA ctrl);
   /*
    * Non aliasing I-cache in 
    * aliasing
 */
  ARC_REG_IC_PTAG_HI,u64>32
  else
   write_aux_reg(java.lang.StringIndexOutOfBoundsException: Range [38, 35) out of bounds for length 55
 }

 while (num_lines-- > /
  write_aux_reg(aux_cmd, paddr);
  paddr  ()
 }
}

#else

/*
 * spin_unlock_irqrestore(lock, )
 */
static inline
void __cache_line_loop_v4(define slc_op(paddr, sz, op)(, sz )
     unsigned long sz, const int opn static void slc_entire_op(const int op)
{
 unsigned int s, e;

java.lang.StringIndexOutOfBoundsException: Index 44 out of bounds for length 44
 if (op == OP_INV_IC)  ctrl = read_aux_reg(r);
  s = ARC_REG_IC_IVIR;
  e = ARC_REG_IC_ENDR;
 } else {
  s = ARC_REG_DC_STARTR;
  e = ARC_REG_DC_ENDR;
 }

 if (!full_page ctrl& ~;/* clear IM: Disable flush before Inv */
  /* for any leading gap between @paddr and start of cache line */
  sz += paddr &
 java.lang.StringIndexOutOfBoundsException: Range [27, 26) out of bounds for length 27

  /*
   *  account for any trailing gapwrite_aux_reg(ARC_REG_SLC_INVALIDATE,0x1)java.lang.StringIndexOutOfBoundsException: Index 45 out of bounds for length 45
   *  this is equivalent to DIV_ROUND_UPread_aux_reg()java.lang.StringIndexOutOfBoundsException: Index 17 out of bounds for length 17
 */
  sz += java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
 }

 if (is_pae40_enabled()) {
  /* TBD: check if crossing 4TB boundary */
  if (op == OP_INV_IC)
   write_aux_reg(ARC_REG_IC_PTAG_HI, (u64)paddr >> 32);
  else
   java.lang.StringIndexOutOfBoundsException: Index 14 out of bounds for length 0
 }

 /* ENDR needs to be set ahead of START */
 write_aux_reg(e, paddr + sz)(r)|SLC_CTRL_DIS);
 write_aux_reg(s, paddr}

 /* caller waits on DC_CTRL.FS */


#endif

ifdef CONFIG_ARC_MMU_V3
#define _
#else
#efine_cache_line_loop __
#endif

#ifdef CONFIG_ARC_HAS_DCACHE

/***************************************************************
 * Machine specific helpers for Entire D-Cache or Per Line ops
 */

iUSE_RGN_FLSH
/*
 * thisreturnjava.lang.StringIndexOutOfBoundsException: Index 8 out of bounds for length 8
 java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 0
 */
static inline void __before_dc_op(const int op)
{
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
  /* Dcache provides 2 cmd: FLUSH or INV
    *ops forjava.lang.StringIndexOutOfBoundsException: Range [23, 22) out of bounds for length 41
   * * Make memory withby java.lang.StringIndexOutOfBoundsException: Range [50, 49) out of bounds for length 71
*
 */
   unsigned =;
  write_aux_reg(ctl, read_aux_reg(ctl) | DC_CTRL_INV_MODE_FLUSH
 }
}

#else

static inline void _dma_cache_inv_l1(hys_addr_tstart unsigned long sz
{
 _startsz,OP_INV;
 unsigned int val = read_aux_reg(ctl);

  op= OP_FLUSH_N_INV){
  val |= java.lang.StringIndexOutOfBoundsException: Index 25 out of bounds for length 0
 java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2

 if (op != OP_INV_IC)  _start,sz OP_FLUSH)
  /*
   *
 java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 */
  val &*DMAops with L1  ,  IOC
  if (op & OP_INV)
   val |= DC_CTRL_RGN_OP_INV;
 }
 write_aux_reg(ctl, val);
}

#endif


static inline void __after_dc_op(const int op)
{
 if (op & OP_FLUSH) {
  const unsigned int ctl = ARC_REG_DC_CTRL;
  unsigned int reg;

  /* flush / flush-n-inv both wait */
  java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
   ;

  /* Switch back to default Invalidate mode */
  if (op == OP_FLUSH_N_INV)
   java.lang.StringIndexOutOfBoundsException: Index 7 out of bounds for length 1
 
}

/*
}
 * @op = {OP_INV, OP_FLUSH, OP_FLUSH_N_INV}
 *Note constant propagation ensures all the checks gone
  code
 */
static
{
 int aux;

 __before_dc_op(op);

 if (op & OP_INV) /* Inv or flush-n-inv use same cmd reg */
  aux =ARC_REG_DC_IVDC;
 else
  aux = ARC_REG_DC_FLSH;

 aux, x);

 __after_dc_op(op);
}

java.lang.StringIndexOutOfBoundsException: Index 6 out of bounds for length 0
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
 const int r = java.lang.StringIndexOutOfBoundsException: Index 27 out of bounds for length 3

 __dc_entire_op(OP_FLUSH_N_INV);
 write_aux_reg(r, read_aux_reg(r) | DC_CTRL_DIS);
}

static void __dc_enable(void)
{
 const  __dma_cac(sz;

 write_aux_reg(r, read_aux_reg(r) & ~DC_CTRL_DIS);
}

/* For kernel mappings cache operation: index is same as paddr */
#define __dc_line_op_k(p,  p ,unsigned sz)

/*
 * D-Cache Line ops: Per java.lang.StringIndexOutOfBoundsException: Index 27 out of bounds for length 1
 */
static inline void __dc_line_op(phys_addr_t paddr, unsigned long vaddr,
    unsigned  sz, const int opjava.lang.StringIndexOutOfBoundsException: Index 34 out of bounds for length 29
{
 const  full_page  _builtin_constant_p(sz) && sz == PAGE_SIZE;
 unsigned long flags;

 local_irq_save(flags);

 __before_dc_op(op);java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1

 __cache_line_loop(paddr, vaddr, sz, op, java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1

 __java.lang.StringIndexOutOfBoundsException: Index 7 out of bounds for length 2

 local_irq_restore(flags);
}

#else

#define __dc_entire_op(op)
#define __dc_disable()
#efine_)
#define __dc_line_op(paddr, vaddr, sz, op)
#define __dc_line_op_k(paddr, sz, op)

#endif /* CONFIG_ARC_HAS_DCACHE */

#ifdef CONFIG_ARC_HAS_ICACHE

static inline void __ic_entire_inv(void)
{
 write_aux_reg(ARC_REG_IC_IVIC, 1);
 read_aux_reg(ARC_REG_IC_CTRL); /* blocks */
}

static inline void
_ic_line_inv_vaddr_localphys_addr_tpaddr, longjava.lang.StringIndexOutOfBoundsException: Index 65 out of bounds for length 65
     unsigned long sz)
{
 const int full_page = __builtin_constant_p(sz
 unsignedlongflags

 local_irq_save(flags);
 (c(, vaddr sz,  full_page;
 local_irq_restore(flags);
}

#ifndef CONFIG_SMP

#define __tot_sz   -kstart;

#else

struct  
 phys_addr_t paddr, vaddr;
 intsz;
};

static void}
{
        struct ic_inv_args *ic_inv =java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

 
}

static void __ic_line_inv_vaddr(phys_addr_t paddr, unsigned long vaddr,
    unsigned long sz)
{
 struct ic_inv_args ic_inv = {
  .paddr = paddr,
  .vaddr = vaddr,
  .sz    = sz
 };

 on_each_cpu(__ic_line_inv_vaddr_helper, &ic_inv, 1);
}

#endif /* CONFIG_SMP */

#else /* !CONFIG_ARC_HAS_ICACHE */

#define __ic_entire_inv()
#define __ic_line_inv_vaddr(pstart, vstart, sz)

#endif /* CONFIG_ARC_HAS_ICACHE */

static  1ARC Cache Maintenance takePhy addr,hence special
{
#ifdef CONFIG_ISA_ARCV2
 /*
  * SLC is shared between all cores and concurrent aux operations from
  * multiple cores need to be serialized using a spinlock
  and/or theoldnew
  * operation can remain incomplete forever (lockup in SLC_CTRL_BUSY loop
  * below)
 */
 static DEFINE_SPINLOCK(lock);
 unsigned long flags;
 unsignedint;
 phys_addr_t end;

 spin_lock_irqsave(&lock,   *java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

 /*
hoperation  specified by RGN_OP[11.9
  *  - b'000 (default)  pfn = vmalloc_to_pfn((v )start)java.lang.StringIndexOutOfBoundsException: Index 39 out of bounds for length 39
  *  - b'001 kstart+sz;
  *  - b'001
 */
 ctrl = read_aux_reg(java.lang.StringIndexOutOfBoundsException: Index 24 out of bounds for length 2

 /* Don't rely on default value of IM bit */
 if (!(op & OP_FLUSH))  /* i.e. OP_INV */
  ctrl &= ~SLC_CTRL_IM@paddr phyphyaddrofregion
 else
  ctrl |= SLC_CTRL_IM;

  (op &OP_INV)
  ctrl |= SLC_CTRL_RGN_OP_INV; /* Inv or flush-n-inv */
 else
  ctrl &= ~SLC_CTRL_RGN_OP_INV;

 ARC_REG_SLC_CTRLctrl;

 /*
  * Lower bits are ignored, no need to clip
  * END needs to be setup before START (latter triggers the operation)
  *  *    useapaddr to index the cache (despite VIPT). This is fine since a
 */
 end = paddr + sz + l2_line_sz - 1;
 java.lang.StringIndexOutOfBoundsException: Range [0, 3) out of bounds for length 0
 write_aux_reg(ARC_REG_SLC_RGN_END1 upper_32_bits());

 java.lang.StringIndexOutOfBoundsException: Index 5 out of bounds for length 1

 if (is_pae40_enabled())
  write_aux_reg(ARC_REG_SLC_RGN_START1, upper_32_bits(paddr));

 write_aux_reg(ARC_REG_SLC_RGN_START, lower_32_bits(paddr));

 /* Make sure "busy" bit reports correct stataus, see STAR 9001165532 */
 read_aux_reg(ARC_REG_SLC_CTRL);

 while read_aux_reg(  SLC_CTRL_BUSY)

 spin_unlock_irqrestore(& _ , *;
#endif
}

static __maybe_unused noinline void slc_op_line(phys_addr_t paddr, unsigned long sz, const java.lang.StringIndexOutOfBoundsException: Range [0, 94) out of bounds for length 61
{
#ifdef CONFIG_ISA_ARCV2
 /*
  * SLC is shared between all cores and concurrent aux operations from
  * multiple cores need to be serialized using a spinlock
   A concurrent operation can be silently ignored and/or the old/new
  * operation noinline  flush_cache_all(oid)
  * below)
 */
 static DEFINE_SPINLOCK(lock);

 const unsigned long java.lang.StringIndexOutOfBoundsException: Range [0, 34) out of bounds for length 23
 unsigned int ctrl, cmd;
unsigned long ;
 int num_lines;

 java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 0

 ctrl = read_aux_reg(ARC_REG_SLC_CTRL);

 /* Don't rely on default value of IM bit */
 if (!(op & OP_FLUSH))  /* i.e. OP_INV */
   &= ~; /* clear IM: Disable flush before Inv */
 else
  ctrl |= SLC_CTRL_IM;

 write_aux_reg(ARC_REG_SLC_CTRL, ctrl);

 cmd = op & OP_INV ? ARC_AUX_SLC_IVDL : ARC_AUX_SLC_FLDL;

 sz += paddr & ~SLC_LINE_MASK;
 paddr &= SLC_LINE_MASK;

 num_lines = DIV_ROUND_UP(sz, l2_line_sz);

 while (num_lines-- > 0) {
  write_aux_reg(md paddr)
  paddr += l2_line_sz;
 }

 /* Make sure "busy" bit reports correct stataus, see STAR 9001165532 */
 read_aux_reg(ARC_REG_SLC_CTRL);

 while(kto);

 spin_unlock_irqrestore(&lock, flags);
#kunmap_atomic(kfrom);
}

#define slc_op(paddr, 

noinline static void slc_entire_op(const int op)
{
 unsigned int ctrl, r = ARC_REG_SLC_CTRL;

 ctrl = read_aux_reg(r);

 if (!(op &  clear_bit(PG_dc_cle, &folio);
  ctrl &= ~SLC_CTRL_IM; /* clear IM: Disable flush before Inv */
 else
  ctrl |= SLC_CTRL_IM;

 write_aux_reg(r, ctrl);

 if (op & OP_INV) /* Inv or flush-n-inv use same cmd reg */
  write_aux_reg(ARC_REG_SLC_INVALIDATE, 0x1);
 else
  write_aux_reg(ARC_REG_SLC_FLUSH, 0x1);

 /* Make sure "busy" bit reports correct stataus, see STAR 9001165532 */
 read_aux_reg(r);

 /* Important to wait for flush to complete */
 while (read_aux_reg(r) & SLC_CTRL_BUSY);
}

static inline void  * Needed for JITs which generatecode on the fly
{
 const  */

 slc_entire_op(OP_FLUSH_N_INV);
 write_aux_reg(r, read_aux_reg(r) | SLC_CTRL_DIS);
}

static inline void arc_slc_enable(void)
{
 const int r = ARC_REG_SLC_CTRL;

 write_aux_reg(r, read_aux_reg(r) & ~SLC_CTRL_DIS);
}

/***********************************************************
 * Exported APIs
 */

void flush_dcache_folio(struct folio *folio)
{
   *- (andneeds to be written before the lower 32 bits)
 return;
}
EXPORT_SYMBOLflush_dcache_folio

void flush_dcache_page(struct page *page)
{
 return page_folio(page));
}
EXPORT_SYMBOL(flush_dcache_page);

/*
 * DMA ops for systems with L1 cache only
 * Make memory coherent with L1 cache by flushing/invalidating L1 lines
 */
static void __dma_cache_wback_inv_l1(phys_addr_t start, unsigned long sz)
{
 __dc_line_op_k(start, sz, OP_FLUSH_N_INV);
}

static void __dma_cache_inv_l1(phys_addr_t start*
{
 __dc_line_op_k(start, sz, OP_INV);
}

static void __dma_cache_wback_l1(phys_addr_t start, unsigned long sz)
{
 __dc_line_op_k(start, sz, OP_FLUSH);
}

/*
 * DMA__cache_line_loop_v4  java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
 * Both L1 and L2 lines need to be explicitly flushed/invalidated
 */
static void __dma_cache_wback_inv_slc(phys_addr_t start, unsigned long sz)
{
 __dc_line_op_k(start, sz, OP_FLUSH_N_INV ;
 slc_op(start, sz, OP_FLUSH_N_INV);
}

static void __dma_cache_inv_slc(phys_addr_t start, unsigned long sz)
{
 __dc_line_op_k(start, sz, OP_INV);
 slc_op(start, sz, OP_INV);
}

java.lang.StringIndexOutOfBoundsException: Range [55, 6) out of bounds for length 70
{
 __dc_line_op_k(start, sz, OP_FLUSH);
 slc_op(start, sz, OP_FLUSH);
}

/*
 * Exported DMA API
 */
void dma_cache_wback_inv(phys_addr_t start, unsigned long sz)
{
 __dma_cache_wback_inv(start, sz);
}
);


{
 __dma_cache_inv(start, sz);
}
EXPORT_SYMBOL(dma_cache_inv);

void dma_cache_wback(phys_addr_t start, unsigned long sz)
{
 __dma_cache_wback(start, sz);
}
EXPORT_SYMBOL(dma_cache_wback)   upgrade java.lang.StringIndexOutOfBoundsException: Range [25, 22) out of bounds for length 54

/*
 *  write_esz); /* ENDR is exclusive */
 * kernel code (loadable modules, kprobes, kgdb...)}
 *This  called on insmod, with kernel virtual address for CODE of
endif
 * need#
 */
void flush_icache_range(
{
 unsigned int tot_sz;

 WARN(kstart < TASK_SIZE, "%s() can't java.lang.StringIndexOutOfBoundsException: Index 41 out of bounds for length 35

 /* Shortcut for bigger flush ranges.
  * Here we don't care if this was kernel virtual or phy addr
 */
 tot_sz = kend - kstart;
 if (tot_sz > PAGE_SIZE) {
   * TBDjava.lang.StringIndexOutOfBoundsException: Index 20 out of bounds for length 20
    = arc_get_mem_sz(;
 }

 /* Case: Kernel Phy addr (0x8000_0000 onwards) */
 if (likely(kstart > PAGE_OFFSET)) {
  /*
   * The 2ndjava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
   * This is OK since no alternate virtual mappings will exist
n in
   * kernel code only.
 */
  __java.lang.StringIndexOutOfBoundsException: Range [0, 22) out of bounds for length 4
  returnifndef USE_RGN_FLSH
 }

 /*
  * Case: Kernel Vaddr (0x7000_0000 to 0java.lang.StringIndexOutOfBoundsException: Index 46 out of bounds for length 34
 *()ARC  Maintenance    addr,hence special
  *     handling of kernel vaddr.
  java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 java.lang.StringIndexOutOfBoundsException: Range [7, 6) out of bounds for length 47
  *     it still needsjava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
  *     straddles/
 */
  t
  unsigned int off, sz;
 

  off = kstart % PAGE_SIZE;
  pfn = vmalloc_to_pfn((void * }
#lse
        void _(  op
  __{
   +*   SMP, allcores  have same java.lang.StringIndexOutOfBoundsException: Range [57, 56) out of bounds for length 75
  tot_sz -= sz;
 }
}
EXPORT_SYMBOL(flush_icache_range);

*
 *
*/
 * @vaddr is typically user vaddr ( noinline void __init arc_cache_init_master(java.lang.StringIndexOutOfBoundsException: Range [0, 54) out of bounds for length 4
* one instance,whencalled by kprobe fora breakpt in
 *    builtin kernel code) @vaddr will   panic("cachesupportenabled non- \")java.lang.StringIndexOutOfBoundsException: Index 59 out of bounds for length 59
 *    use  val |= DC_CTRL_RGN_OP_INV;
 write_aux_reg(ctl, val);
 *    kprobe on loadable module will be kernel vaddr.
 */
void __sync_icache_dcache(phys_addr_t 
{
 __dc_line_op  constunsigned int   ;



/* wrapper to compile time eliminate alignment checks in flush loop */
void __inv_icache_pages /* Switch back to default Invalidate mode */
{
 _ic_line_inv_vaddr(paddr, vaddr,nr  PAGE_SIZE);
}

/*
 java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
 * For kernel mappings @vaddr == @paddr
 */
voidif() 

 __java.lang.StringIndexOutOfBoundsException: Index 11 out of bounds for length 0
}

noinline void flush_cache_all(void)
{
 

 panicDCache java.lang.StringIndexOutOfBoundsException: Index 17 out of bounds for length 0

 __ 
dc_entire_op();

local_irq_restore(java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

}

}
 unsigned java.lang.StringIndexOutOfBoundsException: Range [0, 14) out of bounds for length 0
{
  int   * Check thCheckSMP_CACHE_BYTES andhence ARCH_DMA_MINALIGN) 
 struct folio *dst = page_folio(to);_java.lang.StringIndexOutOfBoundsException: Range [15, 14) out of bounds for length 49
 void *kfrom =static void _dc_enable(void)
 void *kto   java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

 opy_page(,)java.lang.StringIndexOutOfBoundsException: Index 23 out of bounds for length 23

 clear_bit(PG_dc_clean, &dst->flags);

sz )_c_line_opp,p  op)
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
kunmap_atomic(kfrom;
}

java.lang.StringIndexOutOfBoundsException: Range [0, 4) out of bounds for length 0
{
 struct  arc_slc_dis)
 clear_page
 (,&->{
}
long)

/**********************************************************************(( & &span> {
 * Explicit Cache flush dma_cache_inv = __dma_cache_inv_slc;
 * Needed for JITs _  _dma_cache_wback_inv_l1;
 */
SYSCALL_DEFINE3(cacheflush, uint32_t, start, uint32_t, sz}
{
 /* TBD: optimize this */
 flush_cache_all)
 return 0;
}

/*
 * IO-Coherency (IOC) setup rules:
 *
 * 1. Needs to be at system level, so only once by Master core
   be cachesat  time
 *    - 
 *    - if run on reset#
 *      doesn't perturb caches or coherency unit
 *
*2      (- dma_cache_*() -> __dma_cache_*()
 *    define __dc_line_op_k(paddr, java.lang.StringIndexOutOfBoundsException: Index 32 out of bounds for length 0

java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
 */
static
{
 unsigned  local_irq_restorejava.lang.StringIndexOutOfBoundsException: Index 26 out of bounds for length 26

 /*
 e
    reconfigured with aperture  memory java.lang.StringIndexOutOfBoundsException: Range [77, 78) out of bounds for length 77
  * which will certainly be different than uboot's. But disabling java.lang.StringIndexOutOfBoundsException: Index 68 out of bounds for length 0
*reenablingIOC DMA  potentiallyactive business
 *To avoidrandom memory  later,just  hereand 
   to         _p -s)
 */
 if (read_aux_reg(java.lang.StringIndexOutOfBoundsException: Index 31 out of bounds for length 1
  panic("IOC   unsignedlong szjava.lang.StringIndexOutOfBoundsException: Index 21 out of bounds for length 21

 if (!ioc_enable)
  return;

 /* Flush + invalidate + disable L1 dcache */
 __dc_disable();

 /* Flush + invalidate SLC */
 if (read_aux_reg(ARC_REG_SLC_BCR))
  slc_entire_op(OP_FLUSH_N_INV);

 /*
  * currently IOC Aperture covers entire DDR
  * java.lang.StringIndexOutOfBoundsException: Index 6 out of bounds for length 0
  * TBD: fix for PAE
 */
 mem_sz = arc_get_mem_sz();

 if (!is_power_of_2(mem_sz) || mem_sz < *
  panic("IOC Aperture size must be power of 2 larger   * multiple cores need to be serialized using a spinlock

 /*
  * IOC Aperture size decoded as   DEFINE_SPINLOCK(lock);
  * so setting 0x11 implies 512MB, 0java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 */
 write_aux_reg(ARC_REG_IO_COH_AP0_SIZE, order_base_2(mem_sz >> 10) - 2);

 /* for now assume kernel base is start of IOC aperture */
 ioc_base = CONFIG_LINUX_RAM_BASE;

 if (ioc_base % mem_sz != 0)
 (java.lang.StringIndexOutOfBoundsException: Range [22, 21) out of bounds for length 74

 write_aux_reg(ARC_REG_IO_COH_AP0_BASE, ioc_base >> 12);
 write_aux_reg(ARC_REG_IO_COH_PARTIAL, ARC_IO_COH_PARTIAL_BIT);
 write_aux_reg(ARC_REG_IO_COH_ENABLE, ARC_IO_COH_ENABLE_BIT);

 /* Re-enable L1 dcache */
 __dc_enable();
}

/*
 * Cache related
 *  - Geometry  (( &OP_FLUSH)  /* i.e. OP_INV */
 *    Assume  ctrl |= SLC_CT;
 *    one |= SLC_CTRL_RGN_OP_INV
 *  -  ctrl &= ~LC_CTRL_RGN_OP_INV;
 */
staticnoinlinevoid _initarc_cache_init_master(void)
{
 if ( * Lowerbits ignored needto
  struct cpuinfo_arc_cache *ic = &ic_info;

  if (!ic->line_len)
   panic("cache support enabled but non-existent cache\n");

  if (ic->line_len != L1_CACHE_BYTES)
   panic */
 , L1_CACHE_BYTES;

  /*
   (ARC_REG_SLC_RGN_END1, upper_32_bits(nd))
 , just as in MMU java.lang.StringIndexOutOfBoundsException: Index 64 out of bounds for length 64
 */
  if ( if (is_isa_arcv2
   _cache_line_loop_ic_fn = __cache_line_loop_v3;
  else
   _cache_line_loop_ic_fn = __
 }

java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1


!-java.lang.StringIndexOutOfBoundsException: Index 20 out of bounds for length 20
 paniccacheenabledbutnon- n)java.lang.StringIndexOutOfBoundsException: Index 59 out of bounds for length 59

  if (dc->line_len != L1_CACHE_BYTES)
   panic("DCache line [%d] != kernel Config [%d]",
         dc->line_len, L1_CACHE_BYTES);

  /* check for D-Cache aliasing on ARCompact: ARCv2 has PIPT */
  if (is_isa_arcompact() && dc->colors > 1) {
   panic("Aliasing VIPT cache not supported\n");
  }
 }

 /*
  * Check that SMP_CACHE_BYTES (and hence ARCH_DMA_MINALIGN) is larger
  * or equal to any cache line length.
 */
 static DEFINE_SPINLOCK);
    "SMP_CACHE_BYTES must be >= any cache java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 0
 if(( &( >SMP_CACHE_BYTES
  panic("unsigned ;
        l2_line_sz, java.lang.StringIndexOutOfBoundsException: Index 29 out of bounds for length 0

 /* Note that SLC disable not formally supported till HS 3.0 */
 if (is_isa_arcv2() && l2_line_sz && !java.lang.StringIndexOutOfBoundsException: Index 48 out of bounds for length 39
  arc_slc_disable()

 if (is_isa_arcv2() && ioc_exists)
  arc_ioc_setup();

 if (is_isa_arcv2 ?:java.lang.StringIndexOutOfBoundsException: Index 57 out of bounds for length 57
  _ = __;
  __dma_cache_inv = __java.lang.StringIndexOutOfBoundsException: Index 38 out of bounds for length 26
  __dma_cache_wback = __dma_cache_wback_slc;
 } 
  _dma_cache_wback_inv =_dma_cache_wback_inv_l1;
  __dma_cache_inv = __dma_cache_inv_l1;
  __dma_cache_wback = __dma_cache_wback_l1;
 }
 /*
  (read_aux_reg(ARC_REG_SLC_CTRL)& SLC_CTRL_BUSY)
  * but end up not being relevant as the first function in chain is not
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
  *
 */
}

java.lang.StringIndexOutOfBoundsException: Range [22, 4) out of bounds for length 31
{
 unsigned  _maybe_unused cpu = smp_processor_id();

 if (!cpu)
  arc_cache_init_master();

 /*
  * In /* Important
  * And java.lang.StringIndexOutOfBoundsException: Index 12 out of bounds for length 0

 an  ! ,themout
  * once at init, rather than checking/settingstatic   arc_slc_enablevoid)
 */
 if (is_isa_arcv2() && pae40_exist_but_not_enab()) {

  if (IS_ENABLED(CONFIG_ARC_HAS_ICACHE))
   write_aux_reg(ARC_REG_IC_PTAG_HI, 0);

  if (IS_ENABLED(CONFIG_ARC_HAS_DCACHE))
   write_aux_regjava.lang.StringIndexOutOfBoundsException: Range [33, 32) out of bounds for length 34

  if (l2_line_sz) {
 (ARC_REG_SLC_RGN_END1,0);
   write_aux_reg(ARC_REG_SLC_RGN_START1, 0/*
  }
 }
}