Quelle  pipeline.json   Sprache: unbekannt

[
    {
        "BriefDescription": "Counts the number of cycles when any of the floating point or integer dividers are active.",
        "Counter": "0,1,2,3,4,5,6,7",
        "CounterMask": "1",
        "EventCode": "0xcd",
        "EventName": "ARITH.DIV_ACTIVE",
        "SampleAfterValue": "1000003",
        "UMask": "0x3",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Cycles when divide unit is busy executing divide or square root operations.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "CounterMask": "1",
        "EventCode": "0xb0",
        "EventName": "ARITH.DIV_ACTIVE",
        "PublicDescription": "Counts cycles when divide unit is busy executing divide or square root operations. Accounts for integer and floating-point operations.",
        "SampleAfterValue": "1000003",
        "UMask": "0x9",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of cycles when any of the floating point or integer dividers are active.",
        "Counter": "0,1,2,3,4,5,6,7",
        "CounterMask": "1",
        "EventCode": "0xcd",
        "EventName": "ARITH.DIV_ACTIVE",
        "SampleAfterValue": "1000003",
        "UMask": "0x3",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Cycles when integer divide unit is busy executing divide or square root operations.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "CounterMask": "1",
        "EventCode": "0xb0",
        "EventName": "ARITH.IDIV_ACTIVE",
        "PublicDescription": "Counts cycles when divide unit is busy executing divide or square root operations. Accounts for integer operations only.",
        "SampleAfterValue": "1000003",
        "UMask": "0x8",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Number of occurrences where a microcode assist is invoked by hardware.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc1",
        "EventName": "ASSISTS.ANY",
        "PublicDescription": "Counts the number of occurrences where a microcode assist is invoked by hardware. Examples include AD (page Access Dirty), FP and AVX related assists.",
        "SampleAfterValue": "100003",
        "UMask": "0x1f",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts cycles where the pipeline is stalled due to serializing operations.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xa2",
        "EventName": "BE_STALLS.SCOREBOARD",
        "SampleAfterValue": "100003",
        "UMask": "0x2",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the total number of branch instructions retired for all branch types.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.ALL_BRANCHES",
        "PublicDescription": "Counts the total number of instructions in which the instruction pointer (IP) of the processor is resteered due to a branch instruction and the branch instruction successfully retires.  All branch type instructions are accounted for.",
        "SampleAfterValue": "200003",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "All branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.ALL_BRANCHES",
        "PublicDescription": "Counts all branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the total number of branch instructions retired for all branch types.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.ALL_BRANCHES",
        "PublicDescription": "Counts the total number of instructions in which the instruction pointer (IP) of the processor is resteered due to a branch instruction and the branch instruction successfully retires.  All branch type instructions are accounted for.",
        "SampleAfterValue": "200003",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts retired JCC (Jump on Conditional Code) branch instructions retired includes both taken and not taken branches",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.COND",
        "SampleAfterValue": "200003",
        "UMask": "0x7e",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Conditional branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.COND",
        "PublicDescription": "Counts conditional branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x111",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of retired JCC (Jump on Conditional Code) branch instructions retired, includes both taken and not taken branches.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.COND",
        "SampleAfterValue": "200003",
        "UMask": "0x7e",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Not taken branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.COND_NTAKEN",
        "PublicDescription": "Counts not taken branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x10",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of taken JCC branch instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.COND_TAKEN",
        "SampleAfterValue": "200003",
        "UMask": "0xfe",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Taken conditional branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.COND_TAKEN",
        "PublicDescription": "Counts taken conditional branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x101",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of taken JCC (Jump on Conditional Code) branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.COND_TAKEN",
        "SampleAfterValue": "200003",
        "UMask": "0xfe",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Taken backward conditional branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.COND_TAKEN_BWD",
        "PublicDescription": "Counts taken backward conditional branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x1",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Taken forward conditional branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.COND_TAKEN_FWD",
        "PublicDescription": "Counts taken forward conditional branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x102",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of far branch instructions retired, includes far jump, far call and return, and Interrupt call and return",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.FAR_BRANCH",
        "SampleAfterValue": "200003",
        "UMask": "0xbf",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Far branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.FAR_BRANCH",
        "PublicDescription": "Counts far branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "100007",
        "UMask": "0x40",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of far branch instructions retired, includes far jump, far call and return, and interrupt call and return.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.FAR_BRANCH",
        "SampleAfterValue": "200003",
        "UMask": "0xbf",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of near indirect JMP and near indirect CALL branch instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.INDIRECT",
        "SampleAfterValue": "200003",
        "UMask": "0xeb",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Indirect near branch instructions retired (excluding returns)",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.INDIRECT",
        "PublicDescription": "Counts near indirect branch instructions retired excluding returns. TSX abort is an indirect branch. Available PDIST counters: 0",
        "SampleAfterValue": "100003",
        "UMask": "0x80",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of near indirect JMP and near indirect CALL branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.INDIRECT",
        "SampleAfterValue": "200003",
        "UMask": "0xeb",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of near indirect CALL branch instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.INDIRECT_CALL",
        "SampleAfterValue": "200003",
        "UMask": "0xfb",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Counts the number of near indirect CALL branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.INDIRECT_CALL",
        "SampleAfterValue": "200003",
        "UMask": "0xfb",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of near indirect JMP branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.INDIRECT_JMP",
        "SampleAfterValue": "200003",
        "UMask": "0xef",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of near CALL branch instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.NEAR_CALL",
        "SampleAfterValue": "200003",
        "UMask": "0xf9",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Direct and indirect near call instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.NEAR_CALL",
        "PublicDescription": "Counts both direct and indirect near call instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "100007",
        "UMask": "0x2",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of near CALL branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.NEAR_CALL",
        "SampleAfterValue": "200003",
        "UMask": "0xf9",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of near RET branch instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.NEAR_RETURN",
        "SampleAfterValue": "200003",
        "UMask": "0xf7",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Return instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.NEAR_RETURN",
        "PublicDescription": "Counts return instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "100007",
        "UMask": "0x8",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of near RET branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.NEAR_RETURN",
        "SampleAfterValue": "200003",
        "UMask": "0xf7",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Taken branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.NEAR_TAKEN",
        "PublicDescription": "Counts taken branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x20",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of near taken branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.NEAR_TAKEN",
        "SampleAfterValue": "200003",
        "UMask": "0xc0",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of near relative CALL branch instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.REL_CALL",
        "SampleAfterValue": "200003",
        "UMask": "0xfd",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Counts the number of near relative CALL branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.REL_CALL",
        "SampleAfterValue": "200003",
        "UMask": "0xfd",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of near relative JMP branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc4",
        "EventName": "BR_INST_RETIRED.REL_JMP",
        "SampleAfterValue": "200003",
        "UMask": "0xdf",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the total number of mispredicted branch instructions retired for all branch types.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.ALL_BRANCHES",
        "PublicDescription": "Counts the total number of mispredicted branch instructions retired.  All branch type instructions are accounted for.  Prediction of the branch target address enables the processor to begin executing instructions before the non-speculative execution path is known. The branch prediction unit (BPU) predicts the target address based on the instruction pointer (IP) of the branch and on the execution path through which execution reached this IP.    A branch misprediction occurs when the prediction is wrong, and results in discarding all instructions executed in the speculative path and re-fetching from the correct path.",
        "SampleAfterValue": "200003",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "All mispredicted branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.ALL_BRANCHES",
        "PublicDescription": "Counts all the retired branch instructions that were mispredicted by the processor. A branch misprediction occurs when the processor incorrectly predicts the destination of the branch.  When the misprediction is discovered at execution, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the total number of mispredicted branch instructions retired for all branch types.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.ALL_BRANCHES",
        "PublicDescription": "Counts the total number of mispredicted branch instructions retired.  All branch type instructions are accounted for.  Prediction of the branch target address enables the processor to begin executing instructions before the non-speculative execution path is known. The branch prediction unit (BPU) predicts the target address based on the instruction pointer (IP) of the branch and on the execution path through which execution reached this IP.    A branch misprediction occurs when the prediction is wrong, and results in discarding all instructions executed in the speculative path and re-fetching from the correct path.",
        "SampleAfterValue": "200003",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "All mispredicted branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.ALL_BRANCHES_COST",
        "PublicDescription": "All mispredicted branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x44",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of mispredicted JCC branch instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND",
        "SampleAfterValue": "200003",
        "UMask": "0x7e",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Mispredicted conditional branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND",
        "PublicDescription": "Counts mispredicted conditional branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x111",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of mispredicted JCC (Jump on Conditional Code) branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND",
        "SampleAfterValue": "200003",
        "UMask": "0x7e",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Mispredicted conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND_COST",
        "PublicDescription": "Mispredicted conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x151",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Mispredicted non-taken conditional branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND_NTAKEN",
        "PublicDescription": "Counts the number of conditional branch instructions retired that were mispredicted and the branch direction was not taken. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x10",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Mispredicted non-taken conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND_NTAKEN_COST",
        "PublicDescription": "Mispredicted non-taken conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x50",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of mispredicted taken JCC branch instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND_TAKEN",
        "SampleAfterValue": "200003",
        "UMask": "0xfe",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "number of branch instructions retired that were mispredicted and taken.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND_TAKEN",
        "PublicDescription": "Counts taken conditional mispredicted branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x101",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of mispredicted taken JCC (Jump on Conditional Code) branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND_TAKEN",
        "SampleAfterValue": "200003",
        "UMask": "0xfe",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "number of branch instructions retired that were mispredicted and taken backward.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND_TAKEN_BWD",
        "PublicDescription": "Counts taken backward conditional mispredicted branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x1",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "number of branch instructions retired that were mispredicted and taken backward. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND_TAKEN_BWD_COST",
        "PublicDescription": "number of branch instructions retired that were mispredicted and taken backward. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x8001",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Mispredicted taken conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND_TAKEN_COST",
        "PublicDescription": "Mispredicted taken conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x141",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "number of branch instructions retired that were mispredicted and taken forward.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND_TAKEN_FWD",
        "PublicDescription": "Counts taken forward conditional mispredicted branch instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "number of branch instructions retired that were mispredicted and taken forward. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.COND_TAKEN_FWD_COST",
        "PublicDescription": "number of branch instructions retired that were mispredicted and taken forward. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x8002",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.INDIRECT",
        "SampleAfterValue": "200003",
        "UMask": "0xeb",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Miss-predicted near indirect branch instructions retired (excluding returns)",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.INDIRECT",
        "PublicDescription": "Counts miss-predicted near indirect branch instructions retired excluding returns. TSX abort is an indirect branch. Available PDIST counters: 0",
        "SampleAfterValue": "100003",
        "UMask": "0x80",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.INDIRECT",
        "SampleAfterValue": "200003",
        "UMask": "0xeb",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of mispredicted near indirect CALL branch instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.INDIRECT_CALL",
        "SampleAfterValue": "200003",
        "UMask": "0xfb",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Mispredicted indirect CALL retired.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.INDIRECT_CALL",
        "PublicDescription": "Counts retired mispredicted indirect (near taken) CALL instructions, including both register and memory indirect. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x2",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of mispredicted near indirect CALL branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.INDIRECT_CALL",
        "SampleAfterValue": "200003",
        "UMask": "0xfb",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Mispredicted indirect CALL retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.INDIRECT_CALL_COST",
        "PublicDescription": "Mispredicted indirect CALL retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x42",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Mispredicted near indirect branch instructions retired (excluding returns). This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.INDIRECT_COST",
        "PublicDescription": "Mispredicted near indirect branch instructions retired (excluding returns). This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch. Available PDIST counters: 0",
        "SampleAfterValue": "100003",
        "UMask": "0xc0",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of mispredicted near indirect JMP branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.INDIRECT_JMP",
        "SampleAfterValue": "200003",
        "UMask": "0xef",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Number of near branch instructions retired that were mispredicted and taken.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.NEAR_TAKEN",
        "PublicDescription": "Counts number of near branch instructions retired that were mispredicted and taken. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x20",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of mispredicted near taken branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.NEAR_TAKEN",
        "SampleAfterValue": "200003",
        "UMask": "0x80",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Mispredicted taken near branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.NEAR_TAKEN_COST",
        "PublicDescription": "Mispredicted taken near branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch. Available PDIST counters: 0",
        "SampleAfterValue": "400009",
        "UMask": "0x60",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "This event counts the number of mispredicted ret instructions retired. Non PEBS",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.RET",
        "PublicDescription": "This is a non-precise version (that is, does not use PEBS) of the event that counts mispredicted return instructions retired. Available PDIST counters: 0",
        "SampleAfterValue": "100007",
        "UMask": "0x8",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of mispredicted near RET branch instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.RETURN",
        "SampleAfterValue": "200003",
        "UMask": "0xf7",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Counts the number of mispredicted near RET branch instructions retired.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.RETURN",
        "SampleAfterValue": "200003",
        "UMask": "0xf7",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Mispredicted ret instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc5",
        "EventName": "BR_MISP_RETIRED.RET_COST",
        "PublicDescription": "Mispredicted ret instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch. Available PDIST counters: 0",
        "SampleAfterValue": "100007",
        "UMask": "0x48",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Core clocks when the thread is in the C0.1 light-weight slower wakeup time but more power saving optimized state.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xec",
        "EventName": "CPU_CLK_UNHALTED.C01",
        "PublicDescription": "Counts core clocks when the thread is in the C0.1 light-weight slower wakeup time but more power saving optimized state.  This state can be entered via the TPAUSE or UMWAIT instructions.",
        "SampleAfterValue": "2000003",
        "UMask": "0x10",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Core clocks when the thread is in the C0.2 light-weight faster wakeup time but less power saving optimized state.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xec",
        "EventName": "CPU_CLK_UNHALTED.C02",
        "PublicDescription": "Counts core clocks when the thread is in the C0.2 light-weight faster wakeup time but less power saving optimized state.  This state can be entered via the TPAUSE or UMWAIT instructions.",
        "SampleAfterValue": "2000003",
        "UMask": "0x20",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Core clocks when the thread is in the C0.1 or C0.2 or running a PAUSE in C0 ACPI state.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xec",
        "EventName": "CPU_CLK_UNHALTED.C0_WAIT",
        "PublicDescription": "Counts core clocks when the thread is in the C0.1 or C0.2 power saving optimized states (TPAUSE or UMWAIT instructions) or running the PAUSE instruction.",
        "SampleAfterValue": "2000003",
        "UMask": "0x70",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Fixed Counter: Counts the number of unhalted core clock cycles.",
        "Counter": "Fixed counter 1",
        "EventName": "CPU_CLK_UNHALTED.CORE",
        "SampleAfterValue": "2000003",
        "UMask": "0x2",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Core cycles when the core is not in a halt state.",
        "Counter": "Fixed counter 1",
        "EventName": "CPU_CLK_UNHALTED.CORE",
        "PublicDescription": "Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the programmable counters available for other events.",
        "SampleAfterValue": "2000003",
        "UMask": "0x2",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Fixed Counter: Counts the number of unhalted core clock cycles",
        "Counter": "Fixed counter 1",
        "EventName": "CPU_CLK_UNHALTED.CORE",
        "SampleAfterValue": "2000003",
        "UMask": "0x2",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of unhalted core clock cycles [This event is alias to CPU_CLK_UNHALTED.THREAD_P]",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0x3c",
        "EventName": "CPU_CLK_UNHALTED.CORE_P",
        "SampleAfterValue": "2000003",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Thread cycles when thread is not in halt state [This event is alias to CPU_CLK_UNHALTED.THREAD_P]",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0x3c",
        "EventName": "CPU_CLK_UNHALTED.CORE_P",
        "PublicDescription": "This is an architectural event that counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttling. For this reason, this event may have a changing ratio with regards to wall clock time. [This event is alias to CPU_CLK_UNHALTED.THREAD_P]",
        "SampleAfterValue": "2000003",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of unhalted core clock cycles [This event is alias to CPU_CLK_UNHALTED.THREAD_P]",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0x3c",
        "EventName": "CPU_CLK_UNHALTED.CORE_P",
        "SampleAfterValue": "2000003",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Core clocks when a PAUSE is pending.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xec",
        "EventName": "CPU_CLK_UNHALTED.PAUSE",
        "SampleAfterValue": "2000003",
        "UMask": "0x40",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Number of Pause instructions",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "CounterMask": "1",
        "EdgeDetect": "1",
        "EventCode": "0xec",
        "EventName": "CPU_CLK_UNHALTED.PAUSE_INST",
        "SampleAfterValue": "2000003",
        "UMask": "0x40",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Fixed Counter: Counts the number of unhalted reference clock cycles.",
        "Counter": "Fixed counter 2",
        "EventName": "CPU_CLK_UNHALTED.REF_TSC",
        "SampleAfterValue": "2000003",
        "UMask": "0x3",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Reference cycles when the core is not in halt state.",
        "Counter": "Fixed counter 2",
        "EventName": "CPU_CLK_UNHALTED.REF_TSC",
        "PublicDescription": "Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'.  The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'.  After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case.",
        "SampleAfterValue": "2000003",
        "UMask": "0x3",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Fixed Counter: Counts the number of unhalted reference clock cycles",
        "Counter": "Fixed counter 2",
        "EventName": "CPU_CLK_UNHALTED.REF_TSC",
        "SampleAfterValue": "2000003",
        "UMask": "0x3",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of unhalted reference clock cycles",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0x3c",
        "EventName": "CPU_CLK_UNHALTED.REF_TSC_P",
        "PublicDescription": "Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses a programmable general purpose performance counter.",
        "SampleAfterValue": "2000003",
        "UMask": "0x1",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Reference cycles when the core is not in halt state.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0x3c",
        "EventName": "CPU_CLK_UNHALTED.REF_TSC_P",
        "PublicDescription": "Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'.  The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'.  After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case.",
        "SampleAfterValue": "2000003",
        "UMask": "0x1",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of unhalted reference clock cycles at TSC frequency.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0x3c",
        "EventName": "CPU_CLK_UNHALTED.REF_TSC_P",
        "PublicDescription": "Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses a programmable general purpose performance counter.",
        "SampleAfterValue": "2000003",
        "UMask": "0x1",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Fixed Counter: Counts the number of unhalted core clock cycles.",
        "Counter": "Fixed counter 1",
        "EventName": "CPU_CLK_UNHALTED.THREAD",
        "SampleAfterValue": "2000003",
        "UMask": "0x2",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Core cycles when the thread is not in a halt state.",
        "Counter": "Fixed counter 1",
        "EventName": "CPU_CLK_UNHALTED.THREAD",
        "PublicDescription": "Counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the programmable counters available for other events.",
        "SampleAfterValue": "2000003",
        "UMask": "0x2",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Fixed Counter: Counts the number of unhalted core clock cycles",
        "Counter": "Fixed counter 1",
        "EventName": "CPU_CLK_UNHALTED.THREAD",
        "SampleAfterValue": "2000003",
        "UMask": "0x2",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of unhalted core clock cycles [This event is alias to CPU_CLK_UNHALTED.CORE_P]",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0x3c",
        "EventName": "CPU_CLK_UNHALTED.THREAD_P",
        "SampleAfterValue": "2000003",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Thread cycles when thread is not in halt state [This event is alias to CPU_CLK_UNHALTED.CORE_P]",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0x3c",
        "EventName": "CPU_CLK_UNHALTED.THREAD_P",
        "PublicDescription": "This is an architectural event that counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttling. For this reason, this event may have a changing ratio with regards to wall clock time. [This event is alias to CPU_CLK_UNHALTED.CORE_P]",
        "SampleAfterValue": "2000003",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of unhalted core clock cycles [This event is alias to CPU_CLK_UNHALTED.CORE_P]",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0x3c",
        "EventName": "CPU_CLK_UNHALTED.THREAD_P",
        "SampleAfterValue": "2000003",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Cycles while memory subsystem has an outstanding load.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "CounterMask": "16",
        "EventCode": "0xa3",
        "EventName": "CYCLE_ACTIVITY.CYCLES_MEM_ANY",
        "SampleAfterValue": "1000003",
        "UMask": "0x10",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Total execution stalls.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "CounterMask": "4",
        "EventCode": "0xa3",
        "EventName": "CYCLE_ACTIVITY.STALLS_TOTAL",
        "SampleAfterValue": "1000003",
        "UMask": "0x4",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Count number of times a load is depending on another load that had just write back its data or in previous or  2 cycles back. This event supports in-direct dependency through a single uop.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0x02",
        "EventName": "DEPENDENT_LOADS.ANY",
        "SampleAfterValue": "1000003",
        "UMask": "0x7",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Cycles total of 1 uop is executed on all ports and Reservation Station was not empty.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xa6",
        "EventName": "EXE_ACTIVITY.1_PORTS_UTIL",
        "PublicDescription": "Counts cycles during which a total of 1 uop was executed on all ports and Reservation Station (RS) was not empty.",
        "SampleAfterValue": "2000003",
        "UMask": "0x2",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Cycles total of 2 or 3 uops are executed on all ports and Reservation Station (RS) was not empty.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xa6",
        "EventName": "EXE_ACTIVITY.2_3_PORTS_UTIL",
        "SampleAfterValue": "2000003",
        "UMask": "0xc",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Cycles total of 2 uops are executed on all ports and Reservation Station was not empty.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xa6",
        "EventName": "EXE_ACTIVITY.2_PORTS_UTIL",
        "PublicDescription": "Counts cycles during which a total of 2 uops were executed on all ports and Reservation Station (RS) was not empty.",
        "SampleAfterValue": "2000003",
        "UMask": "0x4",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Cycles total of 3 uops are executed on all ports and Reservation Station was not empty.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xa6",
        "EventName": "EXE_ACTIVITY.3_PORTS_UTIL",
        "PublicDescription": "Cycles total of 3 uops are executed on all ports and Reservation Station (RS) was not empty.",
        "SampleAfterValue": "2000003",
        "UMask": "0x8",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Cycles total of 4 uops are executed on all ports and Reservation Station was not empty.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xa6",
        "EventName": "EXE_ACTIVITY.4_PORTS_UTIL",
        "PublicDescription": "Cycles total of 4 uops are executed on all ports and Reservation Station (RS) was not empty.",
        "SampleAfterValue": "2000003",
        "UMask": "0x10",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Execution stalls while memory subsystem has an outstanding load.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "CounterMask": "5",
        "EventCode": "0xa6",
        "EventName": "EXE_ACTIVITY.BOUND_ON_LOADS",
        "SampleAfterValue": "2000003",
        "UMask": "0x21",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Cycles where the Store Buffer was full and no loads caused an execution stall.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "CounterMask": "2",
        "EventCode": "0xa6",
        "EventName": "EXE_ACTIVITY.BOUND_ON_STORES",
        "PublicDescription": "Counts cycles where the Store Buffer was full and no loads caused an execution stall.",
        "SampleAfterValue": "1000003",
        "UMask": "0x40",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Cycles no uop executed while RS was not empty, the SB was not full and there was no outstanding load.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xa6",
        "EventName": "EXE_ACTIVITY.EXE_BOUND_0_PORTS",
        "PublicDescription": "Number of cycles total of 0 uops executed on all ports, Reservation Station (RS) was not empty, the Store Buffer (SB) was not full and there was no outstanding load.",
        "SampleAfterValue": "1000003",
        "UMask": "0x80",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Instruction decoders utilized in a cycle",
        "Counter": "2",
        "EventCode": "0x75",
        "EventName": "INST_DECODED.DECODERS",
        "PublicDescription": "Number of decoders utilized in a cycle when the MITE (legacy decode pipeline) fetches instructions.",
        "SampleAfterValue": "2000003",
        "UMask": "0x1",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Fixed Counter: Counts the number of instructions retired.",
        "Counter": "Fixed counter 0",
        "EventName": "INST_RETIRED.ANY",
        "PublicDescription": "Fixed Counter: Counts the number of instructions retired. Available PDIST counters: 32",
        "SampleAfterValue": "2000003",
        "UMask": "0x1",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Number of instructions retired. Fixed Counter - architectural event",
        "Counter": "Fixed counter 0",
        "EventName": "INST_RETIRED.ANY",
        "PublicDescription": "Counts the number of X86 instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter. Available PDIST counters: 32",
        "SampleAfterValue": "2000003",
        "UMask": "0x1",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Fixed Counter: Counts the number of instructions retired",
        "Counter": "Fixed counter 0",
        "EventName": "INST_RETIRED.ANY",
        "PublicDescription": "Fixed Counter: Counts the number of instructions retired Available PDIST counters: 32",
        "SampleAfterValue": "2000003",
        "UMask": "0x1",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "Counts the number of instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc0",
        "EventName": "INST_RETIRED.ANY_P",
        "SampleAfterValue": "2000003",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Number of instructions retired. General Counter - architectural event",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc0",
        "EventName": "INST_RETIRED.ANY_P",
        "PublicDescription": "Counts the number of X86 instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter. Available PDIST counters: 0",
        "SampleAfterValue": "2000003",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of instructions retired",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xc0",
        "EventName": "INST_RETIRED.ANY_P",
        "SampleAfterValue": "2000003",
        "Unit": "cpu_lowpower"
    },
    {
        "BriefDescription": "retired macro-fused uops when there is a branch in the macro-fused pair (the two instructions that got macro-fused count once in this pmon)",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc0",
        "EventName": "INST_RETIRED.BR_FUSED",
        "PublicDescription": "retired macro-fused uops when there is a branch in the macro-fused pair (the two instructions that got macro-fused count once in this pmon) Available PDIST counters: 0",
        "SampleAfterValue": "1000003",
        "UMask": "0x10",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "INST_RETIRED.MACRO_FUSED",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc0",
        "EventName": "INST_RETIRED.MACRO_FUSED",
        "PublicDescription": "INST_RETIRED.MACRO_FUSED Available PDIST counters: 0",
        "SampleAfterValue": "2000003",
        "UMask": "0x30",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Retired NOP instructions.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc0",
        "EventName": "INST_RETIRED.NOP",
        "PublicDescription": "Counts all retired NOP or ENDBR32/64 or PREFETCHIT0/1 instructions Available PDIST counters: 0",
        "SampleAfterValue": "2000003",
        "UMask": "0x2",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Precise instruction retired with PEBS precise-distribution",
        "Counter": "Fixed counter 0",
        "EventName": "INST_RETIRED.PREC_DIST",
        "PublicDescription": "A version of INST_RETIRED that allows for a precise distribution of samples across instructions retired. It utilizes the Precise Distribution of Instructions Retired (PDIR++) feature to fix bias in how retired instructions get sampled. Use on Fixed Counter 0. Available PDIST counters: 32",
        "SampleAfterValue": "2000003",
        "UMask": "0x1",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Iterations of Repeat string retired instructions.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xc0",
        "EventName": "INST_RETIRED.REP_ITERATION",
        "PublicDescription": "Number of iterations of Repeat (REP) string retired instructions such as MOVS, CMPS, and SCAS. Each has a byte, word, and doubleword version and string instructions can be repeated using a repetition prefix, REP, that allows their architectural execution to be repeated a number of times as specified by the RCX register. Note the number of iterations is implementation-dependent. Available PDIST counters: 0",
        "SampleAfterValue": "2000003",
        "UMask": "0x8",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Bubble cycles of BPClear.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xad",
        "EventName": "INT_MISC.BPCLEAR_CYCLES",
        "MSRIndex": "0x3F7",
        "MSRValue": "0xB",
        "SampleAfterValue": "1000003",
        "UMask": "0x40",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Clears speculative count",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "CounterMask": "1",
        "EdgeDetect": "1",
        "EventCode": "0xad",
        "EventName": "INT_MISC.CLEARS_COUNT",
        "PublicDescription": "Counts the number of speculative clears due to any type of branch misprediction or machine clears",
        "SampleAfterValue": "500009",
        "UMask": "0x1",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered path.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xad",
        "EventName": "INT_MISC.CLEAR_RESTEER_CYCLES",
        "PublicDescription": "Cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered path.",
        "SampleAfterValue": "500009",
        "UMask": "0x80",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Core cycles the allocator was stalled due to recovery from earlier clear event for this thread",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xad",
        "EventName": "INT_MISC.RECOVERY_CYCLES",
        "PublicDescription": "Counts core cycles when the Resource allocator was stalled due to recovery from an earlier branch misprediction or machine clear event.",
        "SampleAfterValue": "500009",
        "UMask": "0x1",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Bubble cycles of BAClear (Unknown Branch).",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xad",
        "EventName": "INT_MISC.UNKNOWN_BRANCH_CYCLES",
        "MSRIndex": "0x3F7",
        "MSRValue": "0x7",
        "SampleAfterValue": "1000003",
        "UMask": "0x40",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "TMA slots where uops got dropped",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xad",
        "EventName": "INT_MISC.UOP_DROPPING",
        "PublicDescription": "Estimated number of Top-down Microarchitecture Analysis slots that got dropped due to non front-end reasons",
        "SampleAfterValue": "1000003",
        "UMask": "0x10",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of uops executed on secondary integer ports 0,1,2,3.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xb3",
        "EventName": "INT_UOPS_EXECUTED.2ND",
        "SampleAfterValue": "1000003",
        "UMask": "0x80",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Counts the number of uops executed on a load port.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xb3",
        "EventName": "INT_UOPS_EXECUTED.LD",
        "PublicDescription": "Counts the number of uops executed on a load port.  This event counts for integer uops even if the destination is FP/vector",
        "SampleAfterValue": "1000003",
        "UMask": "0x1",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Counts the number of uops executed on integer port  0,1, 2, 3.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xb3",
        "EventName": "INT_UOPS_EXECUTED.PRIMARY",
        "SampleAfterValue": "1000003",
        "UMask": "0x78",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Counts the number of uops executed on a Store address port.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xb3",
        "EventName": "INT_UOPS_EXECUTED.STA",
        "PublicDescription": "Counts the number of uops executed on a Store address port. This event counts integer uops even if the data source is FP/vector",
        "SampleAfterValue": "1000003",
        "UMask": "0x2",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Counts the number of uops executed on an integer store data and jump port.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0xb3",
        "EventName": "INT_UOPS_EXECUTED.STD_JMP",
        "SampleAfterValue": "1000003",
        "UMask": "0x4",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "Number of vector integer instructions retired of 128-bit vector-width.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xe7",
        "EventName": "INT_VEC_RETIRED.128BIT",
        "SampleAfterValue": "1000003",
        "UMask": "0x13",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Number of vector integer instructions retired of 256-bit vector-width.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xe7",
        "EventName": "INT_VEC_RETIRED.256BIT",
        "SampleAfterValue": "1000003",
        "UMask": "0xac",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "integer ADD, SUB, SAD 128-bit vector instructions.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xe7",
        "EventName": "INT_VEC_RETIRED.ADD_128",
        "PublicDescription": "Number of retired integer ADD/SUB (regular or horizontal), SAD 128-bit vector instructions.",
        "SampleAfterValue": "1000003",
        "UMask": "0x3",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "integer ADD, SUB, SAD 256-bit vector instructions.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xe7",
        "EventName": "INT_VEC_RETIRED.ADD_256",
        "PublicDescription": "Number of retired integer ADD/SUB (regular or horizontal), SAD 256-bit vector instructions.",
        "SampleAfterValue": "1000003",
        "UMask": "0xc",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "INT_VEC_RETIRED.MUL_256",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xe7",
        "EventName": "INT_VEC_RETIRED.MUL_256",
        "SampleAfterValue": "1000003",
        "UMask": "0x80",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "INT_VEC_RETIRED.SHUFFLES",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xe7",
        "EventName": "INT_VEC_RETIRED.SHUFFLES",
        "SampleAfterValue": "1000003",
        "UMask": "0x40",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "INT_VEC_RETIRED.VNNI_128",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xe7",
        "EventName": "INT_VEC_RETIRED.VNNI_128",
        "SampleAfterValue": "1000003",
        "UMask": "0x10",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "INT_VEC_RETIRED.VNNI_256",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0xe7",
        "EventName": "INT_VEC_RETIRED.VNNI_256",
        "SampleAfterValue": "1000003",
        "UMask": "0x20",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of retired loads that are blocked because it initially appears to be store forward blocked, but subsequently is shown not to be blocked based on 4K alias check.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0x03",
        "EventName": "LD_BLOCKS.ADDRESS_ALIAS",
        "SampleAfterValue": "1000003",
        "UMask": "0x4",
        "Unit": "cpu_atom"
    },
    {
        "BriefDescription": "False dependencies in MOB due to partial compare on address.",
        "Counter": "0,1,2,3,4,5,6,7,8,9",
        "EventCode": "0x03",
        "EventName": "LD_BLOCKS.ADDRESS_ALIAS",
        "PublicDescription": "Counts the number of times a load got blocked due to false dependencies in MOB due to partial compare on address.",
        "SampleAfterValue": "100003",
        "UMask": "0x4",
        "Unit": "cpu_core"
    },
    {
        "BriefDescription": "Counts the number of retired loads that are blocked because it initially appears to be store forward blocked, but subsequently is shown not to be blocked based on 4K alias check.",
        "Counter": "0,1,2,3,4,5,6,7",
        "EventCode": "0x03",
--> --------------------

--> maximum size reached

--> --------------------