Quelle  phy-qcom-qmp-pcie-qhp.h   Sprache: C

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#ifndef QCOM_PHY_QMP_PCIE_QHP_H_
#define QCOM_PHY_QMP_PCIE_QHP_H_

/* PCIE GEN3 COM registers */
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/* PCIE GEN3 QHP Lane registers */
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#define PCIE_GEN3_QHP_L0_PREAMP_CTRL_MODE1  0xd0
#define PCIE_GEN3_QHP_L0_PREAMP_CTRL_MODE2  0xd4
#define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE0  0xd8
#define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE1  0xdc
#define PCIE_GEN3_QHP_L0_MIXER_CTRL_MODE2  0xe0
#define PCIE_GEN3_QHP_L0_CTLE_THRESH_DFE  0xfc
#define PCIE_GEN3_QHP_L0_CGA_THRESH_DFE   0x100
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#define PCIE_GEN3_QHP_L0_CTLE_TRAIN_TIME  0x114
#define PCIE_GEN3_QHP_L0_CTLE_DFE_OVRLP_TIME  0x118
#define PCIE_GEN3_QHP_L0_DFE_REFRESH_TIME  0x11c
#define PCIE_GEN3_QHP_L0_DFE_ENABLE_TIME  0x120
#define PCIE_GEN3_QHP_L0_VGA_GAIN   0x124
#define PCIE_GEN3_QHP_L0_DFE_GAIN   0x128
#define PCIE_GEN3_QHP_L0_EQ_GAIN   0x130
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#define PCIE_GEN3_QHP_L0_VGA_INITVAL   0x13c
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#define PCIE_GEN3_QHP_L0_RCVRDONE_THRESH1  0x178
#define PCIE_GEN3_QHP_L0_RXEQ_CTRL   0x180
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#define PCIE_GEN3_QHP_L0_UCDR_FO_GAIN_MODE1  0x188
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#define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE0  0x190
#define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE1  0x194
#define PCIE_GEN3_QHP_L0_UCDR_SO_GAIN_MODE2  0x198
#define PCIE_GEN3_QHP_L0_UCDR_SO_CONFIG   0x19c
#define PCIE_GEN3_QHP_L0_RX_BAND   0x1a4
#define PCIE_GEN3_QHP_L0_RX_RCVR_PATH1_MODE0  0x1c0
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#define PCIE_GEN3_QHP_L0_RX_RCVR_PATH1_MODE2  0x1c8
#define PCIE_GEN3_QHP_L0_SIGDET_ENABLES   0x230
#define PCIE_GEN3_QHP_L0_SIGDET_CNTRL   0x234
#define PCIE_GEN3_QHP_L0_SIGDET_DEGLITCH_CNTRL  0x238
#define PCIE_GEN3_QHP_L0_DCC_GAIN   0x2a4
#define PCIE_GEN3_QHP_L0_RSM_START   0x2a8
#define PCIE_GEN3_QHP_L0_RX_EN_SIGNAL   0x2ac
#define PCIE_GEN3_QHP_L0_PSM_RX_EN_CAL   0x2b0
#define PCIE_GEN3_QHP_L0_RX_MISC_CNTRL0   0x2b8
#define PCIE_GEN3_QHP_L0_TS0_TIMER   0x2c0
#define PCIE_GEN3_QHP_L0_DLL_HIGHDATARATE  0x2c4
#define PCIE_GEN3_QHP_L0_RX_RESETCODE_OFFSET  0x2cc

/* PCIE GEN3 PCS registers */
#define PCIE_GEN3_QHP_PHY_TXMGN_MAIN_V0_M3P5DB  0x2c
#define PCIE_GEN3_QHP_PHY_TXMGN_POST_V0_M3P5DB  0x40
#define PCIE_GEN3_QHP_PHY_TXMGN_MAIN_V0_M6DB  0x54
#define PCIE_GEN3_QHP_PHY_TXMGN_POST_V0_M6DB  0x68
#define PCIE_GEN3_QHP_PHY_POWER_STATE_CONFIG  0x15c
#define PCIE_GEN3_QHP_PHY_POWER_STATE_CONFIG5  0x16c
#define PCIE_GEN3_QHP_PHY_PCS_TX_RX_CONFIG  0x174

#endif