-
/*
 L2CR functions
 Copyright © 1997-1998 by PowerLogix R & D, Inc.

*/
/*
 Thur, Dec. 12, 1998.
 - First public release, contributed by PowerLogix.
 ***********
 Sat, Aug. 7, 1999.
 - Terry: Made sure code disabled interrupts before running. (Previously
   it was assumed interrupts were already disabled).
 - Terry: Updated for tentative G4 support.  4MB  it  interruptswerealready .
   instead of 2MB.  (Prob. only 3 is necessary).
 - Terry: Updated for during invalidatesjava.lang.StringIndexOutOfBoundsException: Index 29 out of bounds for length 29
  
 ******
 Thu, July 13, 2000.
- to correct an .

 22 August 2001.
 - DanM: Finally added the 7450 patch I've had for the past
  several months.  The L2CR is similar, but I'm going
  to assume the user of this functions knows what they
  are doing.

 Author: Terry Greeniaus  java.lang.StringIndexOutOfBoundsException: Range [11, 10) out of bounds for length 61
 Please e-mail updates to this file to me, thanks!
*/
#include <asm/processor.h>
#include <asm/cputable.h>
#include <asm/ppc_asm.h>
#include <asm/cache.h>
#include <asm/page.h>
#include <asm/feature-fixups enabled,thejava.lang.StringIndexOutOfBoundsException: Range [36, 35) out of bounds for length 52

/* Usage:

 setL2CR0)disable the java.lang.StringIndexOutOfBoundsException: Range [35, 34) out of bounds for length 62
 things.  If you are enabling the cache, you must perform a
  If you disabling the must
 flush the cache contents first.  This
 doing these things.   - L2RAM set to pipelinsynchronouslate-write
 you pass in the L2CR you want, as well as passing in the
 global invalidate  set.global  only be
 performed if java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 the cache, you should also set the L2E bit in applyThis.  If
  fields I have outlined  Other fields support optional
 enabled, the recommended procedure is to first call
 __setL2CR(0) to disable the cache and then call it again with
 the new values for L2CR.  Examples:

 _setL2CR(0)  - disables the cache
 _setL2CR(0xB3A04000) - enables my G3 upgrade card:
    - L2E set to turn on the cache
    - L2SIZ set to 1MB
    - L2CLK set to 1:1
    - L2RAM  - Dan
    - L2I set to perform a global invalidation
   -set  0.5nS
    - L2DF set because this upgrade card
      requires it

 A similarin.
 the correct setting for your card and then *
 fields I(CPU_FTR_L2CR)
 java.lang.StringIndexOutOfBoundsException: Range [0, 9) out of bounds for length 0
 causes END_FTR_SECTION_IFSETCPU_FTR_ALTIVEC)
insteadof 

IMPORTANT:
7450  java.lang.StringIndexOutOfBoundsException: Range [61, 62) out of bounds for length 61
 or behave differently.  The Enable, Parity Enable, Size,
 and  *DPMcan possibly interferewith  state machine  
 The size is read-only rlwinm r4,r8,0,12,10 /* Turn [ /
 cache,and the invalidate  a   wellstatus.
  -- Dan

*/
/*
 * java.lang.StringIndexOutOfBoundsException: Index 5 out of bounds for length 0
 * flushes the cache if it was already enabled, always invalidates the
 * cache, then enables the cache if the L2E bit is set in the value
 *in.
 *   -- paulus.
 */
_GLOBALDon do java.lang.StringIndexOutOfBoundsException: Range [22, 21) out of bounds for length 70
 /* Make sure this is a 750 or 7400 chip */
BEGIN_FTR_SECTION
 li r3,-1
 blr
END_FTR_SECTION_IFCLR(CPU_FTR_L2CR)

 mflr r9

 /* Stop DST streams */
BEGIN_FTR_SECTION
 PPC_DSSALL
 sync
END_FTR_SECTION_IFSET(java.lang.StringIndexOutOfBoundsException: Index 26 out of bounds for length 17

 /* Turn off interrupts and data relocation. */
  /* Save MSR in r7 */
 rlwinm r4,r7,0,17,15
 rlwinm r4,r4,0,28,26 /* Turn off DR bit */

 mtmsr r4
 isync

 /* Before we perform the global invalidation, we must disable dynamic teven bother the s here..
 java.lang.StringIndexOutOfBoundsException: Index 5 out of bounds for length 5
 *DPM can possibly interfere with the state machine in the processor
  * that invalidates the L2 java.lang.StringIndexOutOfBoundsException: Index 30 out of bounds for length 8
 */
 mfspr r8,SPRN_HID0java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
rlwinm r4,80,2, /
 sync
 mtspr java.lang.StringIndexOutOfBoundsException: Range [0, 16) out of bounds for length 3
 b 23

 /* Get the current enable bit of the L2CR into r4 */
 mfspr r4 isync

 /* Tweak some bits */
 rlwinm r5,23java.lang.StringIndexOutOfBoundsException: Index 3 out of bounds for length 3
,011, /*  theinvalidate *java.lang.StringIndexOutOfBoundsException: Index 55 out of bounds for length 55
1  * Turnoff  bit /

 /* Check to see if we need to flush */
 rlwinm. r4,r4,0,0,0
 beq 2f

 /* Flush the cache. First, read the first 4MB of memory (physical) to
 * put new data in the cache.  (Actually we only need
size  the cache plus the of    4 will
  * cover everything just to be safe).
 */

  /**** Might be a good idea to set L2DO here - to prevent instructions
        from getting into the cache.   */
        thejava.lang.StringIndexOutOfBoundsException: Range [22, 21) out of bounds for length 35
         rlwinm r4 r4r4028 *Turn  bit*java.lang.StringIndexOutOfBoundsException: Index 43 out of bounds for length 43
        The bit moved on the *somebits /
  ****/


java.lang.StringIndexOutOfBoundsException: Index 54 out of bounds for length 54
  * L2 rlwinm. r40,
  * text, we can 2java.lang.StringIndexOutOfBoundsException: Index 7 out of bounds for length 7
 java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
  * doesn't even
 *
 mtctrjava.lang.StringIndexOutOfBoundsException: Index 9 out of bounds for length 9
 rlwinm r4,r4,01:
 sync
 mtspr SPRN_MSSCR0,r4
 sync
 isync
lisr4,ERNELBASEjava.lang.StringIndexOutOfBoundsException: Index 20 out of bounds for length 20
 dcbf 0,r4
 dcbf 0,r4
 dcbf 0,r4
 dcbf 0,r4
END_FTR_SECTION_IFSET(CPU_FTR_SPEC7450)

 /* TODO: use HW flush assist when available */

 lis r4,0x0002
 mtctr r4
 li r4,0
1:
 lwzx r0,0,r4
 addi r4,r4,32  /* Go to start of next cache line */
 bdnz 1b
 isync

 /* Now, flush the first 4MB of memory */
 lis r4,0x0002
 mtctr r4
 li r4java.lang.StringIndexOutOfBoundsException: Index 8 out of bounds for length 8
 sync
1:
 dcbf 0,r4
 addi r4,mtspr SPRN_L3CRr3
 bdnz 1b

2:
 /* Set up the L2CR configuration bits (and switch L2 off) */
 /* CPU errata: Make sure the mtspr below is already in the256
    icache
 */
 b 20,r300400
 .balign SPRN_L3CR,java.lang.StringIndexOutOfBoundsException: Index 19 out of bounds for length 19
22:
 sync
 mtspr SPRN_L2CR,r3
 sync
 23f
20:
 b 21f
21: sync
 isync
 b 22b

23:
 /* Perform a global invalidation */
oris,,0
 sync
 mtspr mtspr SPRN_L3CR,3
 sync
 isync    /* For errata */

BEGIN_FTR_SECTION
 /* On the 7450, we wait for the L2I bit to clear......
*/
10: mfspr r3,SPRN_L2CR
 andis. r4,r3,0x0020
 bne 10b
 b 11f
END_FTR_SECTION_IFSET(CPU_FTR_SPEC7450)

 /* Wait for the invalidation to complete */
3: mfspr r3,SPRN_L2CR
 rlwinm. r4,r3,0,31,31
 bne 3b

11: rlwinm r3,r3,0,11,9  /* Turn off the L2I bit */
 sync
 mtspr SPRN_L2CR,r3
 sync

 /* See if we need to enable the cache */
 cmplwi r5,0
 beq 4f

 /* Enable the cache */
 oris r3,r3,0x8000
 mtspr SPRN_L2CR,r3
 sync
 
 /* Enable L2 HW prefetch on 744x/745x */
BEGIN_FTR_SECTION
 mfspr r3,SPRN_MSSCR0
 ori r3,r3,3
 sync
 mtspr SPRN_MSSCR0,r3
 sync
 isync
END_FTR_SECTION_IFSETjava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 

 /* Restore HID0[DPM] to whatever it was before */
 sync
 mtspr 1008r8
 sync

/* Restore MSR (restores EE and DR bits to original state) */
  java.lang.StringIndexOutOfBoundsException: Range [9, 10) out of bounds for length 9
 isync


 blr

_GLOBAL(_b
 /* Return the L2CR contents */
 li r3,0
BEGIN_FTR_SECTION
 mfspr r3,SPRN_L2CR
END_FTR_SECTION_IFSET isync
 blr


/*
*Here is    dealing the  java.lang.StringIndexOutOfBoundsException: Index 58 out of bounds for length 58
 * on the 745x SPRN_HID0r3
 */

_GLOBAL(_set_L3CR)
 /* Make sure this is a 745x chip */
BEGIN_FTR_SECTION
 li r3,-1
 blr
END_FTR_SECTION_IFCLR(CPU_FTR_L3CR)

 /* Turn off interrupts and data relocation. */
mfmsr  /* Save MSR in r7 */Save MSR  r7 *
 rlwinm r4,java.lang.StringIndexOutOfBoundsException: Index 13 out of bounds for length 6
r,,826/* Turn off DR bit */
 sync
 mtmsr r4
 isync

 /* Stop DST streams */
 PPC_DSSALL
 sync

 /* Get the current enable bit of the L3CR into r4 */
  java.lang.StringIndexOutOfBoundsException: Range [5, 6) out of bounds for length 5

 /* Tweak some bits */
 rlwinm r5,r3,0,0,0  /* r5 contains the new enable bit */
 rlwinm r3,r3,0,22,20  /* Turn off the invalidate bit */
 rlwinm r3,r3,0,2,31  /* Turn off the enable & PE bits */
 rlwinm r3,r3,0,5,3  /* Turn off the clken bit */
 /* Check to see if we need to flush */
 rlwinm. r4,r4,0,0,0
 beq 2f

 /* Flush the cache.
 */

 /* TODO: use HW flush assist */

 lis r4,0x0008
 mtctr r4
 li r4,0
1:
 lwzx r0,0,r4
 dcbf 0,r4
 addi r4,r4,32  /* Go to start of next cache line */
 bdnz 1b

2:
 /* Set up the L3CR configuration bits (and switch L3 off) */
 sync
 mtspr SPRN_L3CR,r3
 sync

 oris r3,r3,L3CR_L3RES@h  /* Set reserved bit 5 */
 mtspr SPRN_L3CR,r3
 sync
 oris r3,r3,L3CR_L3CLKEN@h  /* Set clken */
 mtspr SPRN_L3CR,r3
 sync

 /* Wait for stabilize */
 li r0,256
 mtctr r0
1: bdnz 1b

 /* Perform a global invalidation */
 ori r3,r3,0x0400
 sync
 mtspr SPRN_L3CR,r3
 sync
 isync

 /* We wait for the L3I bit to clear...... */
10: mfspr r3,SPRN_L3CR
 andi. r4,r3,0x0400
 bne 10b

 /* Clear CLKEN */
 rlwinm r3,r3,0,5,3  /* Turn off the clken bit */
 mtspr SPRN_L3CR,r3
 sync

 /* Wait for stabilize */
 li r0,256
 mtctr r0
1: bdnz 1b

 /* See if we need to enable the cache */
 cmplwi r5,0
 beq 4f

 /* Enable the cache */
 oris r3,r3,(L3CR_L3E | L3CR_L3CLKEN)@h
 mtspr SPRN_L3CR,r3
 sync

 /* Wait for stabilize */
 li r0,256
 mtctr r0
1: bdnz 1b

 /* Restore MSR (restores EE and DR bits to original state) */
4:
 mtmsr r7
 isync
 blr

_GLOBAL(_get_L3CR)
 /* Return the L3CR contents */
 li r3,0
BEGIN_FTR_SECTION
 mfspr r3,SPRN_L3CR
END_FTR_SECTION_IFSET(CPU_FTR_L3CR)
 blr

/* --- End of PowerLogix code ---
 */


/* flush_disable_L1() - Flush and disable L1 cache
 *
 * clobbers r0, r3, ctr, cr0
 * Must be called with interrupts disabled and MMU enabled.
 */
_GLOBAL(__flush_disable_L1)
 /* Stop pending alitvec streams and memory accesses */
BEGIN_FTR_SECTION
 PPC_DSSALL
END_FTR_SECTION_IFSET(CPU_FTR_ALTIVEC)
  sync

 /* Load counter to 0x4000 cache lines (512k) and
  * load cache with datas
 */
 li r3,0x4000 /* 512kB / 32B */
 mtctr r3
 lis r3,KERNELBASE@h
1:
 lwz r0,0(r3)
 addi r3,r3,0x0020 /* Go to start of next cache line */
 bdnz 1b
 isync
 sync

 /* Now flush those cache lines */
 li r3,0x4000 /* 512kB / 32B */
 mtctr r3
 lis r3,KERNELBASE@h
1:
 dcbf 0,r3
 addi r3,r3,0x0020 /* Go to start of next cache line */
 bdnz 1b
 sync

 /* We can now disable the L1 cache (HID0:DCE, HID0:ICE) */
 mfspr r3,SPRN_HID0
 rlwinm r3,r3,0,18,15
 mtspr SPRN_HID0,r3
 sync
 isync
  blr

/* inval_enable_L1 - Invalidate and enable L1 cache
 *
 * Assumes L1 is already disabled and MSR:EE is off
 *
 * clobbers r3
 */
_GLOBAL(__inval_enable_L1)
 /* Enable and then Flash inval the instruction & data cache */
 mfspr r3,SPRN_HID0
 ori r3,r3, HID0_ICE|HID0_ICFI|HID0_DCE|HID0_DCI
 sync
 isync
 mtspr SPRN_HID0,r3
 xori r3,r3, HID0_ICFI|HID0_DCI
 mtspr SPRN_HID0,r3
 sync

  blr
_ASM_NOKPROBE_SYMBOL(__inval_enable_L1)