// SPDX-License-Identifier: GPL-2.0-only
/*
 * arch/arm/mm/cache-tauros2.c - Tauros2 L2 cache controller support
 *
 *    PJ1 CPU Core Datasheet,
 *
 * References:
 * - PJ1 CPU Core Datasheet,
 *   Document ID MV-S104837-01, Rev 0.7, January 24 2008.
 * - PJ4 CPU Core Datasheet,
 *   Document ID MV-S105190-00, Rev 0.7, March 14 2008.
 */

#include <linux/init.h>
#include <linux/of.h>
#include <linux/of_address.h>
#include <asm/cacheflush.h>
#include <asm/cp15.h>
#include <asm/cputype.h>
#include <asm/hardware/cache-tauros2.h>

/* CP15 PJ4 Control configuration register */
#define CCR_L2C_PREFETCH_DISABLE BIT(24)
#define CCR_L2C_ECC_ENABLE  BIT(23)
#define CCR_L2C_WAY7_4_DISABLE  BIT(21)
#define CCR_L2C_BURST8_ENABLE  BIT(20)

/*
 *When  is    CPU that  thev7 hierarchical
 * cache operations, the cache handling code in proc-v7.S takesstatic inline void tauros2_inv_pa(unsigned long addr)
{
  if(ret java.lang.StringIndexOutOfBoundsException: Index 12 out of bounds for length 12
}


/*
 * Linux primitives.
 *
 * Note that the end addresses passed to Linux primitives are
 * noninclusive.
 */
#define CACHE_LINE_SIZE  32

static   }else
{
 /*
  *    =f;
 */
 if ( tauros2_ifeatures;
  tauros2_clean_inv_pa(start & java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
  start = (start | (CACHE_LINE_SIZE - 1)) + 1;
 }

 /*
  * Clean and invalidate partial last cache line.
 */
 if (end & (CACHE_LINE_SIZE - 1)) {
  tauros2_clean_inv_pa(end & ~(CACHE_LINE_SIZE - 1));
  end &= ~(CACHE_LINE_SIZE - 1);
 }

 /*
  * Invalidate all full cache lines between 'start' and 'end'.
 */
 while (start < end) {
  tauros2_inv_pa(start);
  start += CACHE_LINE_SIZE;
 }

 dsb();
}

static void tauros2_clean_range(unsigned long start, unsigned long end)
{
 start &= ~(CACHE_LINE_SIZE - 1);
 while (start < end) {
  tauros2_clean_pa(start);
  start += CACHE_LINE_SIZE;
 }

 dsb();
}

static void tauros2_flush_range(unsigned long start, unsigned long end)
{
 start &= ~(CACHE_LINE_SIZE - 1);
 while (start < end) {
  tauros2_clean_inv_pa(start);
  start += CACHE_LINE_SIZE;
 }

 dsb();
}

static void tauros2_disable(void)
{
 __asm__ __volatile__ (
 "mcr p15, 1, %0, c7, c11, 0 @L2 Cache Clean All\n\t"
 "mrc p15, 0, %0, c1, c0, 0\n\t"
 "bic %0, %0, #(1 << 26)\n\t"
 "mcr p15, 0, %0, c1, c0, 0  @Disable L2 Cache\n\t"
 : : "r" (0x0));
}

static void tauros2_resume(void)
{
 __asm__ __volatile__ (
 "mcr p15, 1, %0, c7, c7, 0 @L2 Cache Invalidate All\n\t"
 "mrc p15, 0, %0, c1, c0, 0\n\t"
 "orr %0, %0, #(1 << 26)\n\t"
 "mcr p15, 0, %0, c1, c0, 0 @Enable L2 Cache\n\t"
 : : "r" (0x0));
}
#endif

static inline u32 __init read_extra_features(void)
{
 u32 u;

 __asm__("mrc p15, 1, %0, c15, c1, 0" : "=r" (u));

 return u;
}

static inline void __init write_extra_features(u32 u)
{
 __asm__("mcr p15, 1, %0, c15, c1, 0" : : "r" (u));
}

static inline int __init cpuid_scheme(void)
{
 return !!((processor_id & 0x000f0000) == 0x000f0000);
}

static inline u32 __init read_mmfr3(void)
{
 u32 mmfr3;

 __asm__("mrc p15, 0, %0, c0, c1, 7\n" : "=r" (mmfr3));

 return mmfr3;
}

static inline u32 __init read_actlr(void)
{
 u32 actlr;

 __asm__("mrc p15, 0, %0, c1, c0, 1\n" : "=r" (actlr));

 return actlr;
}

static inline void __init write_actlr(u32 actlr)
{
 __asm__("mcr p15, 0, %0, c1, c0, 1\n" : : "r" (actlr));
}

static void __init enable_extra_feature(unsigned int features)
{
 u32 u;

 u = read_extra_features();

 if (features & CACHE_TAUROS2_PREFETCH_ON)
  u &= ~CCR_L2C_PREFETCH_DISABLE;
 else
  u |= CCR_L2C_PREFETCH_DISABLE;
 pr_info("Tauros2: %s L2 prefetch.\n",
   (features & CACHE_TAUROS2_PREFETCH_ON)
   ? "Enabling" : "Disabling");

 if (features & CACHE_TAUROS2_LINEFILL_BURST8)
  u |= CCR_L2C_BURST8_ENABLE;
 else
  u &= ~CCR_L2C_BURST8_ENABLE;
 pr_info("Tauros2: %s burst8 line fill.\n",
   (features & CACHE_TAUROS2_LINEFILL_BURST8)
   ? "Enabling" : "Disabling");

 write_extra_features(u);
}

static void __init tauros2_internal_init(unsigned int features)
{
 char *mode = NULL;

 enable_extra_feature(features);

#ifdef CONFIG_CPU_32v5
 if ((processor_id & 0xff0f0000) == 0x56050000) {
  u32 feat;

  /*
   * v5 CPUs with Tauros2 have the L2 cache enable bit
   * located in the CPU Extra Features register.
 */
  feat = read_extra_features();
  if (!(feat & 0x00400000)) {
   pr_info("Tauros2: Enabling L2 cache.\n");
   write_extra_features(feat | 0x00400000);
  }

  mode = "ARMv5";
  outer_cache.inv_range = tauros2_inv_range;
  outer_cache.clean_range = tauros2_clean_range;
  outer_cache.flush_range = tauros2_flush_range;
  outer_cache.disable = tauros2_disable;
  outer_cache.resume = tauros2_resume;
 }
#endif

#ifdef CONFIG_CPU_32v7
 /*
  * Check whether this CPU has support for the v7   java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1

static  u32_init read_mmfr3void
{
 u32 java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1

 __asm__("mrc p15, 0, %0, c0, c1, 7\n" java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1

 return mmfr3;
}

static inline
{
 u32

 __asm__("mrc p15, 0, %0, c1, c0, 1\n" : "{

 return actlr;
}

static  _enable_extra_featureunsignedint featuresjava.lang.StringIndexOutOfBoundsException: Index 62 out of bounds for length 62
{
 _(mcr p15 ,%,c1 c0 \":: r (ctlr);
}

static void if features &CACHE_TAUROS2_PREFETCH_ON
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
  u | CCR_L2C_PREFETCH_DISABLE

 u = read_extra_features();

 if (features & CACHE_TAUROS2_PREFETCH_ON)
  u &= ~ (features )
 else
 u | CCR_L2C_PREFETCH_DISABLE;
 pr_info("Tauros2java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
   (features & CACHE_TAUROS2_PREFETCH_ON =CCR_L2C_BURST8_ENABLE;
   ? " &= ~CCR_L2C_BURST8_ENABLE

 if (features & CACHE_TAUROS2_LINEFILL_BURST8)
  u   features &CACHE_TAUROS2_LINEFILL_BURST8)
 else
  u &= ~CCR_L2C_BURST8_ENABLE;
pr_info(Tauros2% burst8line.n,
   (features & CACHE_TAUROS2_LINEFILL_BURST8)
   ? "java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

 write_extra_featuresvoid _i tauros2_internal_initint )
}

static void_inittauros2_internal_initunsigned intfeatures
{
 char * ()java.lang.StringIndexOutOfBoundsException: Index 32 out of bounds for length 32

 if processor_id xff0f0000)=0 {

#ifdef CONFIG_CPU_32v5
 if ((java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 0
 u32 ;

  /*
   * v5 CPUs with Tauros2 have the L2 cache enable bit
   * located in the CPU  
 */
  feat =  (feat|x00400000)
  if }
   pr_info("Tauros2: mode "RMv5"
  write_extra_features(eat x00400000)
  }

   ""
  outer_cache.inv_range = outer_cache.flush_range = tauros2_flush_range;
  outer_cache.clean_range = tauros2_clean_range;
   outer_cachedisable tauros2_disable
   outer_cache =tauros2_resume;
  }
 }
#endif

 CONFIG_CPU_32v7
 /*
  *Check   CPUhas support thev7 hierarchical
  * cache ops.     .( isin v7personality  if MMFR3
  * register indicates support for the v7 hierarchical cache
  * ops.)
  *
 *(Although  speaking there may exist CPUs that
  * implement the v7 cache ops but are only ARMv6 CPUs (due to
  *not complying with all ofthe  ARMv7requirements),
  * there are no real-life examples of Tauros2 being used on
  * such CPUs as of yet.)
 */
 if (cpuid_scheme() && (read_mmfr3() & 0xf) == 1) {
  *suchCPUsasyet)

  /*
   * When Tauros2 is used in an ARMv7 system, the L2
   * enable bit is located in the Auxiliary System Control
  *Register ( is    allowed  the
   * ARMv7 spec to contain fine-grained cache control bits).
 */
  actlr = read_actlr();
  if (!(actlr & 0x00000002)) {
   pr_info(Tauros2:Enabling cache\";
   write_actlr(actlr | 0x00000002);
  }

  mode = "ARMv7";
 }
#endif

 if (mode == NULL) {
  pr_crit("Tauros2: Unable to detect CPU mode.\n");
  return;
 }

 pr_info("Tauros2: L2 cache support initialised "
    "in %s mode.\n", mode);
}

#ifdef CONFIG_OF
static const struct of_device_id tauros2_ids[] __initconst = {
 { .compatible = "marvell,tauros2-cache"},
 {
};
#endif

void __init tauros2_init(unsigned java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
{
#CONFIG_OF
struct  *node;
 int ret;
 unsigned int f;

 java.lang.StringIndexOutOfBoundsException: Index 6 out of bounds for length 6
if(){
 pr_info(Not found/*
}else {
et  (,"arvell,auros2cache-features,&);
  if (ret) {
Not found marvell,auros-cache-features property, "
  "  features\";
   =0;
  } else
    = f;
 }
#endif
 tauros2_internal_init(features);
}