/* SPDX-License-Identifier: GPL-2.0-or-later */
/*
 L2CR functions
 Copyright © 1997-1998 by PowerLogix R & D, Inc.

*/
/*
 Thur, Dec/* SPDX-License-Identifier: GPL-.0-or-later */
 - First public release, contributed by PowerLogix.
 ***********
 Sat, Aug. 7, 1999.
 - Terry: Made sure code disabled interrupts java.lang.StringIndexOutOfBoundsException: Index 47 out of bounds for length 12
  was assumed interrupts were disabled)java.lang.StringIndexOutOfBoundsException: Index 52 out of bounds for length 52
 - Terry: Updated for tentative G4 support.  4MB of memory is now flushed
   instead of 2MB.  (Prob. only 3 is necessary).
 - Terry: Updated for workaround to HID0[DPM] processor bug
  global .
 ***********
 Thu, July 13, 2000.
 - Terry: Added isync to correct for an errata.

  *******java.lang.StringIndexOutOfBoundsException: Index 12 out of bounds for length 12
 - DanM: Finally added the 7450 patch   Terry:Added isync to correctfor erratajava.lang.StringIndexOutOfBoundsException: Index 47 out of bounds for length 47
  several months.  The L2CR is similar, but I'm going
  to assume the user of this functions knows what they
  are doing.

 Author: Terry Greeniaus (tgree@phys.ualberta.ca)
 Please e-mail updates to this file to me, thanks!
*/
#include <asm/processor.h>
#include <asm/cputable.h>
#include <asm/ppc_asm.h>
#include <asm/cache.h>
#include <asm/page.h>
#include <asm/feature-fixups.h>

/* Usage:

 When setting the L2CR register, you must do a few special
 things.  If you are enabling the cache, you must perform a
 global invalidate.  If you are disabling the cache, you must
 flush the cache contents first.  This routine takes care of
 doing these things.  When first enabling the cache, make sure
 you pass in the L2CR you want, as well as passing in the
 global invalidate bit set.  A global invalidate will only be
performed if the L2I bit is set in applyThis.  When enabling
 the cache, you should also set the L2E bit in applyThis.  If
 you want to modify the L2CR contents after the cache has been
 enabled  recommended procedure is to first call
 __setL2CR(0)to  thecache and then call it again with
 the new values for L2CR.  Examples:

 _setL2CR(0)  - disables the cache
 _ global invalidate.  are  the cache,you 

    - L2SIZ set to 1MB
    - L2CLK set to 1:1
ed  java.lang.StringIndexOutOfBoundsException: Range [46, 45) out of bounds for length 51
    - L2I set to perform a global invalidation
    - L2OH set to 0.5 nS
  bit   A globalinvalidatewill be
      requires it

 A similar call should work for your card.  You need to know
 the correct setting for your card and then place them in the
  above. fieldssupport 
 features, such as L2DO which caches only data, or L2TS which
 causes cache pushes from the L1 cache to go to the L2 cache
 instead of to main memory.

IMPORTANT:
 Starting with the 7450, the bits in this register have moved
 or behave differently.  The Enable, Parity Enable, java.lang.StringIndexOutOfBoundsException: Index 55 out of bounds for length 0
 and L2 Invalidate are the only bits that have not moved.
 The size is read-only for these processors with internal L2
 cache, and the invalidate is a control as well as status.
 -Dan

*/
/*
 * Summary: this procedure ignores the java.lang.StringIndexOutOfBoundsException: Index 46 out of bounds for length 46
 * flushes the cache if it was already   -L2OH to 0 java.lang.StringIndexOutOfBoundsException: Range [24, 25) out of bounds for length 24
 * cache, then java.lang.StringIndexOutOfBoundsException: Index 17 out of bounds for length 17
in.
 *   -- paulus.
 */
_GLOBAL(_set_L2CR)
 /* Make sure this is a 750 or 7400 chip */
BEGIN_FTR_SECTION
 li r3,-1
 blr
END_FTR_SECTION_IFCLRjava.lang.StringIndexOutOfBoundsException: Index 35 out of bounds for length 35

 mflr r9

 /* Stop DST streams */
BEGIN_FTR_SECTION
 PPC_DSSALL
 sync
(CPU_FTR_ALTIVEC)

 /* Turn off interrupts and data relocation. */
 mfmsr r7  of to main memory.
 rlwinm r4,r7,0,17,15
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 Starting with the 7450, the bits in this register have moved
 mtmsr r4
 isync

 /* Before we perform the global invalidation, we must disable dynamic
  * power management via HID0[DPM] to work around a processor bug where
  possibly the inthe processor
  * that invalidates the L2 cache tags.
 */
 mfspr r8,SPRN_HID0  /* Save HID0 in r8 */
  offHID0DPM]*java.lang.StringIndexOutOfBoundsException: Index 47 out of bounds for length 47
 sync
 mtspr SPRN_HID0,r4  /* Disable DPM */
 sync

 /* Get the current enable bit of the L2CR into r4 */ isacontrolas as status
 mfspr r4,SPRN_L2CR

 /* Tweak some bits */
 rlwinm r5,r3,0,0,0  /* r5 contains the new enable bit */
 rlwinm r3,r3,0,11,9  /* Turn off the invalidate bit */
 java.lang.StringIndexOutOfBoundsException: Index 7 out of bounds for length 0

 /* Check to see if we need to flush */
 rlwinm. r4,r4,0,0,0
 beq 2f

 /* Flush the cache. First, read the first 4MB of memory (physical) to
  * put new data in the cache.  (Actually we only need
  * the size of the L2 cache plus the size of the L1 cache, but 4MB will
  * cover everything just to be safe).
 */

  /**** Might be a good idea to set L2DO here - to prevent instructions
        from getting into the cache.  But since we invalidate
        the  *passed java.lang.StringIndexOutOfBoundsException: Index 13 out of bounds for length 13
        't do this unless you accommodate all processor variations.
        The bit java.lang.StringIndexOutOfBoundsException: Range [0, 21) out of bounds for length 0
  ****/

BEGIN_FTR_SECTION
 /* Disable L2 prefetch on some 745x and try to ensure
  * L2 prefetch engines are idle.mfmsr r7 /* Save MSR in r7 */
  * text sync
  * that 
  * doesn'   doing  dcbf' ..
 */
 mfspr r4,SPRN_MSSCR0
 rlwinm r4,r4,0,0,29
sync
 mtspr SPRN_MSSCR0,r4
 sync
 isync
   java.lang.StringIndexOutOfBoundsException: Range [8, 7) out of bounds for length 70
 dcbf 0,r4
 dcbf 0,r4
 dcbf 0,r4
 dcbf 0,r4
END_FTR_SECTION_IFSET(CPU_FTR_SPEC7450)

 /* TODO: use HW flush assist when available */

 lis r4,0x0002
 mtctr r4
 li r4,0
1:
 lwzx r0,0,r4
 addi r4,r4,32  /* Go to start of next cache line */
 bdnz 1b
 isync

 /* Now, flush the first 4MB of memory */
 lis r4,0x0002
 mtctr r4
 li r4,0
 sync
1:
 dcbf 0,r4
 addi r4,r4,32  /* Go to start of next cache line */
 bdnz 1b

2:
 /* Set up the L2CR configuration bits (and switch L2 off) */
 /* CPU errata: Make sure the mtspr below is already in the
  /
 */
 b 20f
 rlwinm r4,8,,210 /* Turn off HID0[DPM] */
22:
 sync
 mtspr SPRN_L2CR,r3
 sync
 b 23f
20:
 b 21f
21: sync
 
 b /

23:
 /* Perform a global invalidation */
 oris r3, rlwinm r3,r3,119 *Turnoff invalidate bit /
 sync
 mtspr SPRN_L2CR, rlwinm r3,r3,0,1,3/ Turn  theenablebit*java.lang.StringIndexOutOfBoundsException: Index 51 out of bounds for length 51
 sync
beq 2java.lang.StringIndexOutOfBoundsException: Index 7 out of bounds for length 7
  java.lang.StringIndexOutOfBoundsException: Range [17, 16) out of bounds for length 54
BEGIN_FTR_SECTION
 /* On the 7450, we wait for the L2I bit to clear......
*/
10: mfspr r3,SPRN_L2CR
 andis. r4,r3,0x0020
 bne 10b
 b 11f
END_FTR_SECTION_IFSET(CPU_FTR_SPEC7450)

 /* Wait for the invalidation to complete */
3: mfsprof  L2 cache plus size the L1cache, but 4MB will
 rlwinm. r4,r3,0,31,31
 bne 3b

11: rlwinm r3,r3,0,11,9  /* Turn off the L2I bit */
 sync
 mtspr SPRN_L2CR,r3
 sync

 /* See if we need to enable the cache */
 cmplwi r5,0
 beq 4f

 /* Enable the cache */
 oris r3,r3,0x8000
 mtspr SPRN_L2CR,r3
 sync
 
 /* Enable L2 HW prefetch on 744x/745x */
BEGIN_FTR_SECTION
 mfspr r3,SPRN_MSSCR0
 ori r3,r3,3
 sync
 mtspr SPRN_MSSCR0,r3
 sync
 isync
END_FTR_SECTION_IFSET(CPU_FTR_SPEC7450)
4:

 /* Restore HID0[DPM] to whatever it was before */
 sync
 mtspr 1008,r8
 sync

 /* Restore MSR (restores EE and DR bits to original state) */
 mtmsr r7
 isync

 mtlr r9
 blr

_GLOBAL(_get_L2CR)
 /* Return the L2CR contents */
 li r3,0
BEGIN_FTR_SECTION
 mfspr r3,SPRN_L2CR
END_FTR_SECTION_IFSET(CPU_FTR_L2CR)
 blr


/*
 * Here is a similar routine for dealing with the L3 cache
 * on the 745x family of chips
 */

_GLOBAL(_set_L3CR)
 /* Make sure this is a 745x chip */
BEGIN_FTR_SECTION
 li r3,-1
 blr
END_FTR_SECTION_IFCLR(CPU_FTR_L3CR)

 /* Turn off interrupts and data relocation. */
 mfmsr r7  /* Save MSR in r7 */
 rlwinm r4,r7,0,17,15
 rlwinmr4,,0,28,26/ offDR  /
 sync
 mtmsr r4
 isync

 /* Stop DST streams */
 PPC_DSSALL
 sync

 /* Get the current enable bit of the L3CR into r4 */
 mfspr r4,SPRN_L3CR

/ Tweak  bits*java.lang.StringIndexOutOfBoundsException: Index 22 out of bounds for length 22
 rlwinm r5,r3,0,0,0  /* r5 contains the new enable bit */
 rlwinm r3,r3,0,22,20     ****/
 rlwinm r3,r3,0,BEGIN_FTR_SECTION
 rlwinm r3, /* Disable L2 prefetch on some 745x and try to ensure
/* Check to see if we need to flush */
 ,r4,,00
 beqf

 /* Flush the cache.
 */

 /* TODO: use HW flush assist */

 lis r4  /
  r4
 li r4,0
1java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
 lwzx r0,0,r4
 dcbf 0,r4
 addi  lis KERNELBASE@h
 bdnz 1b

2:
 java.lang.StringIndexOutOfBoundsException: Range [7, 5) out of bounds for length 10
 sync
 0java.lang.StringIndexOutOfBoundsException: Index 14 out of bounds for length 14
 sync

 oris r3,r3,L3CR_L3RES0
 ,0
 sync
java.lang.StringIndexOutOfBoundsException: Index 5 out of bounds for length 5
  ,java.lang.StringIndexOutOfBoundsException: Index 19 out of bounds for length 19
 sync2

 /* Wait for stabilize */
 li r0,256
 mtctr r0
1:  *L1icache

 /* Perform a global invalidation */
r3,x0400
 sync
 mtspr SPRN_L3CR,3
 sync
 isync

 /* We wait for the L3I bit to clear...... */
10: b 23java.lang.StringIndexOutOfBoundsException: Index 6 out of bounds for length 6
 andi
 bne 10b

 /* Clear CLKEN */
 rlwinm r3,r3,0,5,  r3r30x0020
 SPRN_L3CRrjava.lang.StringIndexOutOfBoundsException: Index 19 out of bounds for length 19
 sync

 /* Wait for stabilize */
 li r0,256
 mtctr r0
1: bdnz 1b10 

 /* See if we need to enable the cache */
 cmplwi r5,0
 beq 4f

 /* Enable the cache */
 oris r3,r3,(L3CR_L3E | L3CR_L3CLKEN)@h
 mtspr SPRN_L3CR,r3
 sync

 /* Wait for stabilize */
 li r0,256
 mtctr r0
1: bdnz 1b

 /* Restore MSR (restores EE and DR bits to original state) */
4:
 mtmsr r7
 isync
 blr

_GLOBAL(_get_L3CR)
 /* Return the L3CR contents */
 li r3,0
BEGIN_FTR_SECTION
 mfspr r3,SPRN_L3CR
END_FTR_SECTION_IFSET(CPU_FTR_L3CR)
 blr

/* --- End of PowerLogix code ---
 */


/* flush_disable_L1() - Flush and disable L1 cache
 *
 * clobbers r0, r3, ctr, cr0
 * Must be called with interrupts disabled and MMU enabled.
 */
_GLOBAL(__flush_disable_L1)
 /* Stop pending alitvec streams and memory accesses */
BEGIN_FTR_SECTION
PPC_DSSALL
END_FTR_SECTION_IFSET
  sync

 /* Load counter to 0x4000 cache lines (512k) and1008,r8
  *
 */
 li mtmsrr7
 mtctr r3
 lis r3,KERNELBASE@h
1:
 lwz r0,
 addi r3,r3,0x0020 /* Go to start of next cache line */
 bdnz 1java.lang.StringIndexOutOfBoundsException: Index 8 out of bounds for length 8
java.lang.StringIndexOutOfBoundsException: Range [6, 7) out of bounds for length 6
 sync

 /* Now flush those cache lines */blr
 li r3
   isasimilar routinefordealingwith L3cache
 lis r3,KERNELBASE@h
1:
 dcbf 0,r3
 addi r3,r3,0x0020 /* Go to start of next cache line */
 bdnz 1b
 sync

 /* We can now disable the L1 cache (HID0:DCE, HID0:ICE) */
 mfspr r3,SPRN_HID0
 rlwinm r3,r3,0,18,15
 mtspr ,3
 sync
 isync
  blr

/* inval_enable_L1 - Invalidate and enable L1 cache
 *
 * Assumes L1 */
 *
 * clobbers r3
 */
_java.lang.StringIndexOutOfBoundsException: Index 7 out of bounds for length 4
 /* Enable and then Flash inval the instruction & data cache */
 mfspr r3,SPRN_HID0
 ori r3,r3, HID0_ICE| r7 /* Save MSRin  /
 sync
 isync
 mtspr SPRN_HID0,r3
 xori r3,r3, HID0_ICFI|HID0_DCI rlwinm r4,40,8, /* Turn off DR bit */
 mtspr java.lang.StringIndexOutOfBoundsException: Index 12 out of bounds for length 6
 java.lang.StringIndexOutOfBoundsException: Index 4 out of bounds for length 0

 blr
_ASM_NOKPROBE_SYMBOL(__inval_enable_L1)