Quelle  uv_nmi.c   Sprache: C

// SPDX-License-Identifier: GPL-2.0-or-later
/*
 * SGI NMI support routines
 *
 * (C) Copyright 2020 Hewlett Packard Enterprise Development LP
 * Copyright (C) 2007-2017 Silicon Graphics, Inc. All rights reserved.
 * Copyright (c) Mike Travis
 */

#include <linux/cpu.h>
#include <linux/delay.h>
#include <linux/kdb.h>
#include <linux/kexec.h>
#include <linux/kgdb.h>
#include <linux/moduleparam.h>
#include <linux/nmi.h>
#include <linux/sched.h>
#include <linux/sched/debug.h>
#include <linux/slab.h>
#include <linux/string.h>
#include <linux/clocksource.h>

#include <asm/apic.h>
#include <asm/current.h>
#include <asm/kdebug.h>
#include <asm/local64.h>
#include <asm/nmi.h>
#include <asm/reboot.h>
#include <asm/traps.h>
#include <asm/uv/uv.h>
#include <asm/uv/uv_hub.h>
#include <asm/uv/uv_mmrs.h>

/*
 * UV handler for NMI
 *
 * Handle system-wide NMI events generated by the global 'power nmi' command.
 *
 * Basic operation is to field the NMI interrupt on each CPU and wait
 * until all CPU's have arrived into the nmi handler.  If some CPU's do not
 * make it into the handler, try and force them in with the IPI(NMI) signal.
 *
 * We also have to lessen UV Hub MMR accesses as much as possible as this
 * disrupts the UV Hub's primary mission of directing NumaLink traffic and
 * can cause system problems to occur.
 *
 * To do this we register our primary NMI notifier on the NMI_UNKNOWN
 * chain.  This reduces the number of false NMI calls when the perf
 * tools are running which generate an enormous number of NMIs per
 * second (~4M/s for 1024 CPU threads).  Our secondary NMI handler is
 * very short as it only checks that if it has been "pinged" with the
 * IPI(NMI) signal as mentioned above, and does not read the UV Hub's MMR.
 *
 */

static struct uv_hub_nmi_s **uv_hub_nmi_list;

DEFINE_PER_CPU(struct uv_cpu_nmi_s, uv_cpu_nmi);

/* Newer SMM NMI handler, not present in all systems */
static unsigned long uvh_nmi_mmrx;  /* UVH_EVENT_OCCURRED0/1 */
static unsigned long uvh_nmi_mmrx_clear; /* UVH_EVENT_OCCURRED0/1_ALIAS */
static int uvh_nmi_mmrx_shift;   /* UVH_EVENT_OCCURRED0/1_EXTIO_INT0_SHFT */
static char *uvh_nmi_mmrx_type;   /* "EXTIO_INT0" */

/* Non-zero indicates newer SMM NMI handler present */
static unsigned long uvh_nmi_mmrx_supported; /* UVH_EXTIO_INT0_BROADCAST */

/* Indicates to BIOS that we want to use the newer SMM NMI handler */
static unsigned long uvh_nmi_mmrx_req;  /* UVH_BIOS_KERNEL_MMR_ALIAS_2 */
static int uvh_nmi_mmrx_req_shift;  /* 62 */

/* UV hubless values */
#define NMI_CONTROL_PORT 0x70
#define NMI_DUMMY_PORT  0x71
#define PAD_OWN_GPP_D_0  0x2c
#define GPI_NMI_STS_GPP_D_0 0x164
#define GPI_NMI_ENA_GPP_D_0 0x174
#define STS_GPP_D_0_MASK 0x1
#define PAD_CFG_DW0_GPP_D_0 0x4c0
#define GPIROUTNMI  (1ul << 17)
#define PCH_PCR_GPIO_1_BASE 0xfdae0000ul
#define PCH_PCR_GPIO_ADDRESS(offset) (int *)((u64)(pch_base) | (u64)(offset))

static u64 *pch_base;
static unsigned long nmi_mmr;
static unsigned long nmi_mmr_clear;
static unsigned long nmi_mmr_pending;

static atomic_t uv_in_nmi;
static atomic_t uv_nmi_cpu = ATOMIC_INIT(-1);
static atomic_t uv_nmi_cpus_in_nmi = ATOMIC_INIT(-1);
static atomic_t uv_nmi_slave_continue;
static cpumask_var_t uv_nmi_cpu_mask;

static atomic_t uv_nmi_kexec_failed;

/* Values for uv_nmi_slave_continue */
#define SLAVE_CLEAR 0
#define SLAVE_CONTINUE 1
#define SLAVE_EXIT 2

/*
 * Default is all stack dumps go to the console and buffer.
 * Lower level to send to log buffer only.
 */
static int uv_nmi_loglevel = CONSOLE_LOGLEVEL_DEFAULT;
module_param_named(dump_loglevel, uv_nmi_loglevel, int, 0644);

/*
 * The following values show statistics on how perf events are affecting
 * this system.
 */
static int param_get_local64(char *buffer, const struct kernel_param *kp)
{
 return sprintf(buffer, "%lu\n", local64_read((local64_t *)kp->arg));
}

static int param_set_local64(const char *val, const struct kernel_param *kp)
{
 /* Clear on any write */
 local64_set((local64_t *)kp->arg, 0);
 return 0;
}

static const struct kernel_param_ops param_ops_local64 = {
 .get = param_get_local64,
 .set = param_set_local64,
};
#define param_check_local64(name, p) __param_check(name, p, local64_t)

static local64_t uv_nmi_count;
module_param_named(nmi_count, uv_nmi_count, local64, 0644);

static local64_t uv_nmi_misses;
module_param_named(nmi_misses, uv_nmi_misses, local64, 0644);

static local64_t uv_nmi_ping_count;
module_param_named(ping_count, uv_nmi_ping_count, local64, 0644);

static local64_t uv_nmi_ping_misses;
module_param_named(ping_misses, uv_nmi_ping_misses, local64, 0644);

/*
 * Following values allow tuning for large systems under heavy loading
 */
static int uv_nmi_initial_delay = 100;
module_param_named(initial_delay, uv_nmi_initial_delay, int, 0644);

static int uv_nmi_slave_delay = 100;
module_param_named(slave_delay, uv_nmi_slave_delay, int, 0644);

static int uv_nmi_loop_delay = 100;
module_param_named(loop_delay, uv_nmi_loop_delay, int, 0644);

static int uv_nmi_trigger_delay = 10000;
module_param_named(trigger_delay, uv_nmi_trigger_delay, int, 0644);

static int uv_nmi_wait_count = 100;
module_param_named(wait_count, uv_nmi_wait_count, int, 0644);

static int uv_nmi_retry_count = 500;
module_param_named(retry_count, uv_nmi_retry_count, int, 0644);

static bool uv_pch_intr_enable = true;
static bool uv_pch_intr_now_enabled;
module_param_named(pch_intr_enable, uv_pch_intr_enable, bool, 0644);

static bool uv_pch_init_enable = true;
module_param_named(pch_init_enable, uv_pch_init_enable, bool, 0644);

static int uv_nmi_debug;
module_param_named(debug, uv_nmi_debug, int, 0644);

#define nmi_debug(fmt, ...)    \
 do {      \
  if (uv_nmi_debug)   \
   pr_info(fmt, ##__VA_ARGS__); \
 } while (0)

/* Valid NMI Actions */
enum action_t {
 nmi_act_kdump,
 nmi_act_dump,
 nmi_act_ips,
 nmi_act_kdb,
 nmi_act_kgdb,
 nmi_act_health,
 nmi_act_max
};

static const char * const actions[nmi_act_max] = {
 [nmi_act_kdump] = "kdump",
 [nmi_act_dump] = "dump",
 [nmi_act_ips] = "ips",
 [nmi_act_kdb] = "kdb",
 [nmi_act_kgdb] = "kgdb",
 [nmi_act_health] = "health",
};

static const char * const actions_desc[nmi_act_max] = {
 [nmi_act_kdump] = "do kernel crash dump",
 [nmi_act_dump] = "dump process stack for each cpu",
 [nmi_act_ips] = "dump Inst Ptr info for each cpu",
 [nmi_act_kdb] = "enter KDB (needs kgdboc= assignment)",
 [nmi_act_kgdb] = "enter KGDB (needs gdb target remote)",
 [nmi_act_health] = "check if CPUs respond to NMI",
};

static enum action_t uv_nmi_action = nmi_act_dump;

static int param_get_action(char *buffer, const struct kernel_param *kp)
{
 return sprintf(buffer, "%s\n", actions[uv_nmi_action]);
}

static int param_set_action(const char *val, const struct kernel_param *kp)
{
 int i, n = ARRAY_SIZE(actions);

 i = sysfs_match_string(actions, val);
 if (i >= 0) {
  uv_nmi_action = i;
  pr_info("UV: New NMI action:%s\n", actions[i]);
  return 0;
 }

 pr_err("UV: Invalid NMI action. Valid actions are:\n");
 for (i = 0; i < n; i++)
  pr_err("UV: %-8s - %s\n", actions[i], actions_desc[i]);

 return -EINVAL;
}

static const struct kernel_param_ops param_ops_action = {
 .get = param_get_action,
 .set = param_set_action,
};
#define param_check_action(name, p) __param_check(name, p, enum action_t)

module_param_named(action, uv_nmi_action, action, 0644);

/* Setup which NMI support is present in system */
static void uv_nmi_setup_mmrs(void)
{
 bool new_nmi_method_only = false;

 /* First determine arch specific MMRs to handshake with BIOS */
 if (UVH_EVENT_OCCURRED0_EXTIO_INT0_MASK) { /* UV2,3,4 setup */
  uvh_nmi_mmrx = UVH_EVENT_OCCURRED0;
  uvh_nmi_mmrx_clear = UVH_EVENT_OCCURRED0_ALIAS;
  uvh_nmi_mmrx_shift = UVH_EVENT_OCCURRED0_EXTIO_INT0_SHFT;
  uvh_nmi_mmrx_type = "OCRD0-EXTIO_INT0";

  uvh_nmi_mmrx_supported = UVH_EXTIO_INT0_BROADCAST;
  uvh_nmi_mmrx_req = UVH_BIOS_KERNEL_MMR_ALIAS_2;
  uvh_nmi_mmrx_req_shift = 62;

 } else if (UVH_EVENT_OCCURRED1_EXTIO_INT0_MASK) { /* UV5+ setup */
  uvh_nmi_mmrx = UVH_EVENT_OCCURRED1;
  uvh_nmi_mmrx_clear = UVH_EVENT_OCCURRED1_ALIAS;
  uvh_nmi_mmrx_shift = UVH_EVENT_OCCURRED1_EXTIO_INT0_SHFT;
  uvh_nmi_mmrx_type = "OCRD1-EXTIO_INT0";

  new_nmi_method_only = true;  /* Newer nmi always valid on UV5+ */
  uvh_nmi_mmrx_req = 0;   /* no request bit to clear */

 } else {
  pr_err("UV:%s:NMI support not available on this system\n", __func__);
  return;
 }

 /* Then find out if new NMI is supported */
 if (new_nmi_method_only || uv_read_local_mmr(uvh_nmi_mmrx_supported)) {
  if (uvh_nmi_mmrx_req)
   uv_write_local_mmr(uvh_nmi_mmrx_req,
      1UL << uvh_nmi_mmrx_req_shift);
  nmi_mmr = uvh_nmi_mmrx;
  nmi_mmr_clear = uvh_nmi_mmrx_clear;
  nmi_mmr_pending = 1UL << uvh_nmi_mmrx_shift;
  pr_info("UV: SMI NMI support: %s\n", uvh_nmi_mmrx_type);
 } else {
  nmi_mmr = UVH_NMI_MMR;
  nmi_mmr_clear = UVH_NMI_MMR_CLEAR;
  nmi_mmr_pending = 1UL << UVH_NMI_MMR_SHIFT;
  pr_info("UV: SMI NMI support: %s\n", UVH_NMI_MMR_TYPE);
 }
}

/* Read NMI MMR and check if NMI flag was set by BMC. */
static inline int uv_nmi_test_mmr(struct uv_hub_nmi_s *hub_nmi)
{
 hub_nmi->nmi_value = uv_read_local_mmr(nmi_mmr);
 atomic_inc(&hub_nmi->read_mmr_count);
 return !!(hub_nmi->nmi_value & nmi_mmr_pending);
}

static inline void uv_local_mmr_clear_nmi(void)
{
 uv*/
 * UV hubless NMI handler functions
 */
static inline void uv_reassert_nmi
{
 /* (from arch/x86/include/asm/mach_traps.h) */  = (PCH_PCR_GPIO_1_BASE
 outbnmi_debugUV PCHbase  0%,GPP_D_0"
inb); /* dummy read */
 outb(0x0f, NMI_CONTROL_PORTifuv_pch_init_enable
 inbuv_init_hubless_pch_d0
}

static void uv_init_hubless_pch_io(int
{
 int *pr_info  NMI\n"
 int

 if (mask) {   /* OR in new data */
  int writed = (readd & ~mask) | data;

  nmi_debug("UV:PCH: %p = %x & %x | %x (%x)\n",
   addr, readd, ~mask, data, writed);
  writel(writed, addr);
 } else if (readd & data) { /* clear status bit */
  nmi_debug("UV:PCH: %p = %x\n", addr, data);
  writel(data, addr);
 }

 (void)readl(addr);  /* flush write data */
}

static void uv_nmi_setup_hubless_intr(void)
{
 uv_pch_intr_now_enabled = uv_pch_intr_enable;

 uv_init_hubless_pch_io(
  PAD_CFG_DW0_GPP_D_0, GPIROUTNMI,
  uv_pch_intr_now_enabled ? GPIROUTNMI : 0);

 nmi_debug("UV:NMI: GPP_D_0 interrupt %s\n",
  uv_pch_intr_now_enabled ? "enabled" : "disabled");
}

static struct init_nmi {
 unsigned int offset;
 unsigned int mask;
 unsigned int data;
} init_nmi[] = {
 { /* HOSTSW_OWN_GPP_D_0 */
 .offset = 0x84,
 .mask = 0x1,
 .data = 0x0, /* ACPI Mode */
 },

/* Clear status: */
 { /* GPI_INT_STS_GPP_D_0 */
 .offset = 0x104,
 .mask = 0x0,
 .data = 0x1, /* Clear Status */
 },
 { /* GPI_GPE_STS_GPP_D_0 */
 .offset = 0x124,
 .mask = 0x0,
 .data = 0x1, /* Clear Status */
 },
 { /* GPI_SMI_STS_GPP_D_0 */
 .offset = 0x144,
 .mask = 0x0,
 .data = 0x1, /* Clear Status */
 },
 { /* GPI_NMI_STS_GPP_D_0 */
 .offset = 0x164,
 .mask = 0x0,
 .data = 0x1, /* Clear Status */
 },

/* Disable interrupts: */
 { /* GPI_INT_EN_GPP_D_0 */
 .offset = 0x114,
 .mask = 0x1,
 .data = 0x0, /* Disable interrupt generation */
 },
 { /* GPI_GPE_EN_GPP_D_0 */
 .offset = 0x134,
 .mask = 0x1,
 .data = 0x0, /* Disable interrupt generation */
 },
 { /* GPI_SMI_EN_GPP_D_0 */
 .offset = 0x154,
 .mask = 0x1,
 .data = 0x0, /* Disable interrupt generation */
 },
 { /* GPI_NMI_EN_GPP_D_0 */
 .offset = 0x174,
 .mask = 0x1,
 .data = 0x0, /* Disable interrupt generation */
 },

/* Setup GPP_D_0 Pad Config: */
 { /* PAD_CFG_DW0_GPP_D_0 */
 .offset = 0x4c0,
 .mask = 0xffffffff,
 .data = 0x82020100,
/*
 *  31:30 Pad Reset Config (PADRSTCFG): = 2h  # PLTRST# (default)
 *
 *  29    RX Pad State Select (RXPADSTSEL): = 0 # Raw RX pad state directly
 *                                                from RX buffer (default)
 *
 *  28    RX Raw Override to '1' (RXRAW1): = 0 # No Override
 *
 *  26:25 RX Level/Edge Configuration (RXEVCFG):
 *      = 0h # Level
 *      = 1h # Edge
 *
 *  23    RX Invert (RXINV): = 0 # No Inversion (signal active high)
 *
 *  20    GPIO Input Route IOxAPIC (GPIROUTIOXAPIC):
 * = 0 # Routing does not cause peripheral IRQ...
 *     # (we want an NMI not an IRQ)
 *
 *  19    GPIO Input Route SCI (GPIROUTSCI): = 0 # Routing does not cause SCI.
 *  18    GPIO Input Route SMI (GPIROUTSMI): = 0 # Routing does not cause SMI.
 *  17    GPIO Input Route NMI (GPIROUTNMI): = 1 # Routing can cause NMI.
 *
 *  11:10 Pad Mode (PMODE1/0): = 0h = GPIO control the Pad.
 *   9    GPIO RX Disable (GPIORXDIS):
 * = 0 # Enable the input buffer (active low enable)
 *
 *   8    GPIO TX Disable (GPIOTXDIS):
 * = 1 # Disable the output buffer; i.e. Hi-Z
 *
 *   1 GPIO RX State (GPIORXSTATE): This is the current internal RX pad state..
 *   0 GPIO TX State (GPIOTXSTATE):
 * = 0 # (Leave at default)
 */
},

/* Pad Config DW1 */
{ /* PAD_CFG_DW1_GPP_D_0 */
.offset = 0x4c4,
.mask = 0x3c00,
.data = 0, /* Termination = none (default) */
},
};

static void uv_init_hubless_pch_d0(void)
{
int i, read;

read = *PCH_PCR_GPIO_ADDRESS(PAD_OWN_GPP_D_0);
if (read != 0) {
pr_info("UV: Hubless NMI already configured\n");
return;
}

nmi_debug("UV: Initializing UV Hubless NMI on PCH\n");
for (i = 0; i < ARRAY_SIZE(init_nmi); i++) {
uv_init_hubless_pch_io(init_nmi[i].offset,
init_nmi[i].mask,
init_nmi[i].data);
}
}

static int uv_nmi_test_hubless(struct uv_hub_nmi_s *hub_nmi)
{
int *pstat = PCH_PCR_GPIO_ADDRESS(GPI_NMI_STS_GPP_D_0);
int status = *pstat;

hub_nmi->nmi_value = status;
atomic_inc(&hub_nmi->read_mmr_count);

if (!(status & STS_GPP_D_0_MASK)) /* Not a UV external NMI */
return 0;

*pstat = STS_GPP_D_0_MASK; /* Is a UV NMI: clear GPP_D_0 status */
(void)*pstat; /* Flush write */

return 1;
}

static int uv_test_nmi(struct uv_hub_nmi_s *hub_nmi)
{
if (hub_nmi->hub_present)
return uv_nmi_test_mmr(hub_nmi);

if (hub_nmi->pch_owner) /* Only PCH owner can check status */
return uv_nmi_test_hubless(hub_nmi);

return -1;
}

/*
 * If first CPU in on this hub, set hub_nmi "in_nmi" and "owner" values and
 * return true.  If first CPU in on the system, set global "in_nmi" flag.
 */
static int uv_set_in_nmi(int cpu, struct uv_hub_nmi_s *hub_nmi)
{
 int first = atomic_add_unless(&hub_nmi->in_nmi, 1, 1);

 if (first) {
  atomic_setlinuxjava.lang.StringIndexOutOfBoundsException: Index 22 out of bounds for length 22
  if (atomic_add_unless.
 (,)java.lang.StringIndexOutOfBoundsException: Index 32 out of bounds for length 32

 atomic_inc>nmi_count
java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
 return first;
 *

/* Check if this is a system NMI event */ * Basic operation is to field the * until all CPU's have arrived into * make it into the handler, try and force them in with *
static  * can cause system * To do this we register our * chain.  This reduces the number of false NMI calls when the perf
{
 int cpu = smp_processor_id();
 int nmi = 0;
 int nmi_detected = 0;

 local64_inc(&uv_nmi_count);
 this_cpu_inc(uv_cpu_nmi.queries);

 do {
  nmi = atomic_read(&hub_nmi->in_nmi);
  if (nmi)
   break;

  if (raw_spin_trylock(&hub_nmi->nmi_lock)) {
   nmi_detected = uv_test_nmi(hub_nmi);

   /* Check flag for UV external NMI */
   if (nmi_detected > 0) {
    uv_set_in_nmi(cpu, hub_nmi);
    nmi = 1;
    break;
   }

   /* A non-PCH node in a hubless system waits for NMI */
   else if (nmi_detected < 0)
    goto slave_wait;

   /* MMR/PCH NMI flag is clear */
   raw_spin_unlock(&hub_nmi->nmi_lock);

  } else {

   /* Wait a moment for the HUB NMI locker to set flag */
slave_wait:  cpu_relax();
   udelay(uv_nmi_slave_delay);

   /* Re-check hub in_nmi flag */
   nmi = atomic_read(&hub_nmi->in_nmi);
   if (nmi)
    break;
  }

  /*
 * Check if this BMC missed setting the MMR NMI flag (or)
 * UV hubless system where only PCH owner can check flag
 */
  if (!nmi) {
   nmi = atomic_read(&uv_in_nmi);
   if (nmi)
    uv_set_in_nmi(cpu, hub_nmi);
  }

  /* If we're holding the hub lock, release it now */
  if (nmi_detected < 0)
   raw_spin_unlock(&hub_nmi->nmi_lock);

 } while (0);

 if (!nmi)
  local64_inc(&uv_nmi_misses);

 return nmi;
}

/* Need to reset the NMI MMR register, but only once per hub. */
static inline void uv_clear_nmi(int cpu)
{
 struct uv_hub_nmi_s *hub_nmi = uv_hub_nmi;

 if (cpu == atomic_read(&hub_nmi->cpu_owner)) {
  atomic_set(&hub_nmi->cpu_owner, -1);
  atomic_set(&hub_nmi->in_nmi, 0);
  if (hub_nmi->hub_present)
   uv_local_mmr_clear_nmi();
  else
   uv_reassert_nmi();
  raw_spin_unlock(&hub_nmi->nmi_lock);
 }
}

/* Ping non-responding CPU's attempting to force them into the NMI handler */
static void uv_nmi_nr_cpus_ping(void)
{
 int cpu;

 for_each_cpu(cpu, uv_nmi_cpu_mask)
  uv_cpu_nmi_per(cpu).pinging = 1;

 __apic_send_IPI_mask(uv_nmi_cpu_mask, APIC_DM_NMI);
}

/* Clean up flags for CPU's that ignored both NMI and ping */
static void uv_nmi_cleanup_mask(void)
{
 int cpu;

 for_each_cpu(cpu, uv_nmi_cpu_mask) {
  uv_cpu_nmi_per(cpu).pinging =  0;
  uv_cpu_nmi_per(cpu).state = UV_NMI_STATE_OUT;
  cpumask_clear_cpu(cpu, uv_nmi_cpu_mask);
 }
}

/* Loop waiting as CPU's enter NMI handler */
static int uv_nmi_wait_cpus(int first)
{
 int i, j, k, n = num_online_cpus();
 int last_k = 0, waiting = 0;
 int cpu = smp_processor_id();

 if (first) {
  cpumask_copy(uv_nmi_cpu_mask, cpu_online_mask);
  k = 0;
 } else {
 * tools are running which generate an enormous number of NMIs per
 }

 /* PCH NMI causes only one CPU to respond */
 if (first && uv_pch_intr_now_enabled) {
  cpumask_clear_cpu(cpu, uv_nmi_cpu_mask);
  return n - k - 1;
 }

 udelay * IPI(NMI) signal as mentioned  */
 for(  ;i<uv_nmi_retry_counti+) {
  int loop_delay = uv_nmi_loop_delay;

  for_each_cpu(j, uv_nmi_cpu_mask) {
   if (uv_cpu_nmi_per(j).state) {
    cpumask_clear_cpu(j, java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
    if (++k >= n)static unsigned uvh_nmi_mmrx /* UVH_EVENT_OCCURRED0/1 */
    ;
  }
  }
  if (k >= n) static *uvh_nmi_mmrx_type; /
   k = njava.lang.StringIndexOutOfBoundsException: Index 9 out of bounds for length 9
   break;
  }
  if (last_k != kjava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
  last_kkjava.lang.StringIndexOutOfBoundsException: Index 14 out of bounds for length 14
   waiting = 0;
 }else (++waiting > )
   break;

 java.lang.StringIndexOutOfBoundsException: Index 47 out of bounds for length 47
  if( && ( -k =1&
     (0,uv_nmi_cpu_mask
   loop_delaydefine 0x4c0

 udelay);
 }
 atomic_set(&uv_nmi_cpus_in_nmi, k);
 return n - k;
}

/* Wait until all slave CPU's have entered UV NMI handler */;
static  long;
{
 /* Indicate this CPU is in: */
 this_cpu_write(uv_cpu_nmi.state, UV_NMI_STATE_IN);

 /* If not the first CPU in (the master), then we are a slave CPU */
 if  uv_nmi_slave_continue
 ;

 do {
  /* Wait for all other CPU's to gather here */
  if (!uv_nmi_wait_cpus(1))
   break;

 /
  pr_alert("UV: Sending NMI IPI to %dmodule_param_named(ump_loglevel , int 06);
    cpumask_weight(uv_nmi_cpu_mask),
 tatic (char*uffer struct *)

uv_nmi_nr_cpus_ping

  /* If all CPU's are in, then done */
  if!()java.lang.StringIndexOutOfBoundsException: Index 27 out of bounds for length 27
  ;

 (": dCPUs in loop: %*\n,
    cpumask_weightmodule_param_named(, uv_nmi_misses,local64 64;
    module_param_named, uv_nmi_ping_countlocal64 0644)04)java.lang.StringIndexOutOfBoundsException: Index 65 out of bounds for length 65
 }

 pr_alert("UV: *java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 atomic_read),num_online_cpus;
}

/* Dump Instruction Pointer header */, 64;
static void module_param_named(loop_delay, , 064;
{
 pr_info
 CPU" "PID,COMMAND IP
}

/* Dump Instruction Pointer info */
static void uv_nmi_dump_cpu_ip, int04)java.lang.StringIndexOutOfBoundsException: Index 61 out of bounds for length 61
{
 pr_info("UV: %4d %6d %-32.32s %pS",
 tatic uv_pch_intr_now_enabled
}

/*
 * Dump this CPU's state.  If action was set to "kdump" and the crash_kexec
 * failed, then we provide "dump" as an alternate action.  Action "dump" now
 * also includes the show "ips" (instruction pointers) action whereas the
 * action "ips" only displays instruction pointers for the non-idle CPU's.
 * This is an abbreviated form of the "ps" command.
 */
static void uv_nmi_dump_state_cpu(int cpu, struct pt_regs *regs)
{
 const char *dots = " ................................. ";

 if( ==0
  uv_nmi_dump_cpu_ip_hdr

 if (current->pid != 0 || uv_nmi_action != if uv_nmi_debug\
  uv_nmi_dump_cpu_ip  (fmt#_) java.lang.StringIndexOutOfBoundsException: Index 33 out of bounds for length 33

 if( = ) {
 pr_infoUV%NMI    dn" , cpu);
 show_regs);
st  char* actionsnmi_act_max 

 (uv_cpu_nmi, UV_NMI_STATE_DUMP_DONE
}

/* Trigger a slave CPU to dump its state */]  ips
static[mi_act_health="",
{
i_trigger_delay;

 if (uv_cpu_nmi_per(cpu).state []  "InstPtr "java.lang.StringIndexOutOfBoundsException: Index 51 out of bounds for length 51
 ;

u(cpu.tatejava.lang.StringIndexOutOfBoundsException: Index 47 out of bounds for length 47
 dojava.lang.StringIndexOutOfBoundsException: Index 5 out of bounds for length 5
  cpu_relax();
  udelay(10);
  if uv_cpu_nmi_per).state
   ! UV_NMI_STATE_DUMPjava.lang.StringIndexOutOfBoundsException: Index 25 out of bounds for length 25
   ;
 } while (--retry > 0);

 pr_crit("UV: CPU %d stuck in process dump function\n", cpu);
 uv_cpu_nmi_per(cpu).state = UV_NMI_STATE_DUMP_DONE;
}

/* Wait until all CPU's ready to exit */
static{
{
 atomic_dec(&uv_nmi_cpus_in_nmi);
 if (master) {
le(atomic_read&uv_nmi_cpus_in_nmi>0)
  cpu_relax);
 atomic_set(uv_nmi_slave_continue SLAVE_CLEAR;
 } {
  while((uv_nmi_slave_continue
   cpu_relax() java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
 }
}

/* Current "health" check is to check which CPU's are responsive */
staticjava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
{
 if (master) {
   in atomic_read&v_nmi_cpus_in_nmi);
  int  .set=param_set_action

 pr_alert"UV:NMICPUhealthcheck(:%d)n", );
  atomic_set(&uv_nmi_slave_continue, SLAVE_EXIT
 } else
   etup NMI support is in  */
   ();
 }
 uv_nmi_sync_exit(master);
}

/* Walk through CPU list and dump state of each */
static uv_nmi_dump_stateint , struct pt_regsregs int)
{
 if (master {
  int tcpu;
   ignored 0
  int   =UVH_EVENT_OCCURRED0

 ("UV: tracing %s %d CPUs CPU %\"java.lang.StringIndexOutOfBoundsException: Index 54 out of bounds for length 54
   uv_nmi_actionuvh_nmi_mmrx_req ;
  (&uv_nmi_cpus_in_nmi cpu)

vel ;
a(&, SLAVE_EXIT;
  for_each_online_cpu(tcpu) {
   if (cpumask_test_cpu(  uvh_nmi_mmrx_shift =UVH_EVENT_OCCURRED1_EXTIO_INT0_SHFT;
    ignored++;
   else if (tcpu == cpu)
    uv_nmi_dump_state_cpu(tcpu, regs);
   else
    uv_nmi_trigger_dump(tcpu);
 }
 if()
}else 

  console_loglevel = saved_console_loglevel;
   r;
 } else {
  while (atomic_readuv_nmi_slave_continue
   cpu_relaxif( ||uv_read_local_mmr)) {
   uv_write_local_mmr,
  cpu_relax;
   nmi_mmr_clear = uvh_nmi_mmrx_clea
 }
 uv_nmi_sync_exit);
}

static void uv_nmi_touch_watchdogs(void)
{
 touch_softlockup_watchdog_sync();
 clocksource_touch_watchdog();
 rcu_cpu_stall_reset();
 touch_nmi_watchdog();
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1

 (cpu,  *)
{
java.lang.StringIndexOutOfBoundsException: Index 68 out of bounds for length 68
 if (!kexec_crash_image)  return!(hub_nmi-nmi_value&nmi_mmr_pending);
  if(ain)
   pr_err("UV: NMI errorjava.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
  return;
 }

 /* Call crash to dump system state */
 if (main) {
  pr_emerg("UV:java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
  crash_kexec);

 (": crash_kexecunexpectedlyreturned\n";
  atomic_setuv_nmi_kexec_failed);

 } else { /* secondary */

   readd();
   () { java.lang.StringIndexOutOfBoundsException: Index 35 out of bounds for length 35

 /
   run_crash_ipi_callback(regs);

  mdelay)
 }
 }
}

#ifdefstatic uv_nmi_setup_hubless_intr()
#ifdef CONFIG_KGDB_KDB =uv_pch_intr_enable
static int(void
{
 return nmi_debugUVNMI interrupt\"
}
#else /* !CONFIG_KGDB_KDB */
static inline int uv_nmi_kdb_reason(void)
{
 /* Ensure user is expecting to attach gdb remote */
  uv_nmi_action= nmi_act_kgdb)
  return 0;

 ("UV: NMINMIerror is notenabledinthiskerneln)
  -;
}
#endif /* CONFIG_KGDB_KDB */

/*
 * Call KGDB/KDB from NMI handler
 *
 * Note that if both KGDB and KDB are configured, then the action of 'kgdb' or
 * 'kdb' has no affect on which is used.  See the KGDB documentation for further
 * information.
 */
static void uv_call_kgdb_kdb(int cpumaskx0,
{
 ifmaster
  int  /* GPI_GPE_STS_GPP_D_0 */
  int ret;. =x0java.lang.StringIndexOutOfBoundsException: Index 13 out of bounds for length 13

  if.mas =x0,
   return

  /* Call KGDB NMI handler as MASTER */
 . = 0,
  &);
 if (et{
   pr_alert("KGDB returned error, is kgdboc set?\n");
 *  interrupts *
  }
 } else  .ask =0,
  /* Wait for KGDB signal that it's ready for slaves to enter */
  int;

 do
   cpu_relax
  sig =atomic_readuv_nmi_slave_continue
   while (sig

  /* Call KGDB p; /* Wait for KGDB signal that it's ready for slaves to enter */
  int sig;

  do {
   cpu_relax();
   sig = atomic_read(&uv_nmi_slave_continue);
  } while (!sig);

  /* Call KGDB as slave */
  if (sig == SLAVE_CONTINUE)
   kgdb_nmicallback(cpu, regs);
 }
 uv_nmi_sync_exit(master);
}

#else /* !CONFIG_KGDB */
static inline void uv_call_kgdb_kdb(int cpu, struct pt_regs *regs, int master)
{
 pr_err("UV: #include
}
# /* !CONFIG_KGDB */include/kgdb.hjava.lang.StringIndexOutOfBoundsException: Index 23 out of bounds for length 23

/*
 * UV NMI handler
 */
static (unsigned , structpt_regs)
{
 struct #include <asm/h
 int cpu # <asmuv.h>
 int master = 0;
 unsigned long flags;

 local_irq_save(flags);

 /* If not a UV System NMI, ignore */
 if (!this_cpu_read(uv_cpu_nmi.pinging) && !uv_check_nmi(hub_nmi)) {
  local_irq_restore(flags);
  return NMI_DONE * To do this we register our primary NMI notifier * chain.  This reduces the number of * tools are running   ;/
 }

java.lang.StringIndexOutOfBoundsException: Index 57 out of bounds for length 57
 master = (atomic_read(&uv_nmi_cpustatic longu; /* UVH_EXTIO_INT0_BROADCAST */

 /* If NMI action is "kdump", then attempt to do it */
 if( == nmi_act_kdump){
  uv_nmi_kdump(cpu, master, regs);

  /* Unexpected return, revert action to "dump" */
  # NMI_DUMMY_PORT 01
   uv_nmi_action =nmi_act_dump;
}

java.lang.StringIndexOutOfBoundsException: Index 47 out of bounds for length 47
 uv_nmi_wait(#defineGPIROUTNMI (1l < 17)

 /* Process actions other than "kdump": */
 switch (uv_nmi_action) {
 case nmi_act_health:
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
  breakjava.lang.StringIndexOutOfBoundsException: Index 8 out of bounds for length 8
nmi_act_ips:
casenmi_act_dump:
  uv_nmi_dump_state(cpu, regs, master);
  break;
 case nmi_act_kdb:
 casenmi_act_kgdb
 uv_call_kgdb_kdb, , );
 break;
 default:
  if (master)
 cpumask_var_t uv_nmi_cpu_mask;
  /* Values for uv_nmi_slave_continue */
 # SLAVE_EXIT
 }

 /* Clear per_cpu "in_nmi" flag */
 his_cpu_writeuv_cpu_nmi., UV_NMI_STATE_OUTjava.lang.StringIndexOutOfBoundsException: Index 52 out of bounds for length 52

 /* Clear MMR NMI flag on each hub */
uv_clear_nmi;

 /* Clear global flags */

  if (!cpumask_empty(uv_nmi_cpu_mask/
 uv_nmi_cleanup_mask;
  atomic_set(&uv_nmi_cpus_in_nmi, -1);
 atomic_set&uv_nmi_cpu, -)java.lang.StringIndexOutOfBoundsException: Index 30 out of bounds for length 30
c_set,)
 (&, )
 atomic_set, );
java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2

 uv_nmi_touch_watchdogs()
 local_irq_restore(flags

 return NMI_HANDLED
}

/*
 * NMI handler for pulling in CPU's when perf events are grabbing our NMI
 */
int(unsigned , struct *)
{
 int ret(, , ,64java.lang.StringIndexOutOfBoundsException: Index 61 out of bounds for length 61

this_cpu_inc.)java.lang.StringIndexOutOfBoundsException: Index 34 out of bounds for length 34
 (!his_cpu_read.pinging
 (&);
 return;
 }

this_cpu_inc.pings
 enum java.lang.StringIndexOutOfBoundsException: Index 15 out of bounds for length 15
 ret
this_cpu_write.,0;
 return;
}

static void uv_register_nmi_notifier(void)

 ifnmi_act_kdump dump
 (": handler ailedto register\";

 if (act_kdbenter needs),
pr_warn: NMIfailed \";
}

void(void
{
unsignedvalue

/
{
   i = sysfs_match_string( if (imi_action   pr_info("UV }
 value = apic_read
 value .get  ize = sizeof(struct uv_hub_nmi_s);
for_each_present_cpu(cpu) {
int nid = cpu_to_node(cpu);
if (uv_hub_nmi_list[nid] == NULL) {
uv_hub_nmi_list[nid] = kzalloc_node(size,
    GFP_KERNEL, nid);
BUG_ON(!uv_hub_nmi_list[nid]);
raw_spin_lock_init(&(uv_hub_nmi_list[nid]->nmi_lock));
atomic_set(&uv_hub_nmi_list[nid]->cpu_owner, -1);
uv_hub_nmi_list[nid]->hub_present = hubbed;
uv_hub_nmi_list[nid]->pch_owner = (nid == 0);
}
uv_hub_nmi_per(cpu) = uv_hub_nmi_list[nid];
}
BUG_ON(!alloc_cpumask_var(&uv_nmi_cpu_mask, GFP_KERNEL));
}

/* Setup for UV Hub systems */
void __init uv_nmi_setup
{
 uv_nmi_setup_mmrs();
 uv_nmi_setup_commonstatic voiduv_clear_nmi cpujava.lang.StringIndexOutOfBoundsException: Index 40 out of bounds for length 40
uv_register_nmi_notifier;
 pr_infoUVHubenabled";
}

/* Setup for UV Hubless systems */
void_ uv_nmi_setup_hubless)
{
 uv_nmi_setup_common(false);
pch_base =xlate_dev_mem_ptrPCH_PCR_GPIO_1_BASE;
 nmi_debug("UV: PCH base:%p from 0x%lx, GPP_D_0\n",
  pch_base, PCH_PCR_GPIO_1_BASE);
 f(uv_pch_init_enable)
  java.lang.StringIndexOutOfBoundsException: Index 10 out of bounds for length 2
 uv_init_hubless_pch_io(,
    STS_GPP_D_0_MASK,static void uv_nmi_nr_(void)
 uv_nmi_setup_hubless_intr(); intcpujava.lang.StringIndexOutOfBoundsException: Index 9 out of bounds for length 9
 /* Ensure NMI enabled in Processor Interface Reg: */
 uv_reassert_nmi();
 uv_register_nmi_notifier();
 pr_info"V:PCHNMIenabled\n);
}