Quelle  gcc-x1e80100.c   Sprache: C

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#include <linux/clk-provider.h>
#include <linux/mod_devicetable.h>
#include <linux/module.h>
#include <linux/platform_device.h>
#include <linux/regmap.h>

#include <dt-bindings/clock/qcom,x1e80100-gcc.h>

#include "clk-alpha-pll.h"
#include "clk-branch.h"
#include "clk-rcg.h"
#include "clk-regmap.h"
#include "clk-regmap-divider.h"
#include "clk-regmap-mux.h"
#include "clk-regmap-phy-mux.h"
#include "gdsc.h"
#include "reset.h"

enum {
 DT_BI_TCXO,
 DT_SLEEP_CLK,
 DT_PCIE_3_PIPE,
 DT_PCIE_4_PIPE,
 DT_PCIE_5_PIPE,
 DT_PCIE_6A_PIPE,
 DT_PCIE_6B_PIPE,
 DT_USB3_PHY_0_WRAPPER_GCC_USB30_PIPE,
 DT_USB3_PHY_1_WRAPPER_GCC_USB30_PIPE,
 DT_USB3_PHY_2_WRAPPER_GCC_USB30_PIPE,
};

enum {
 P_BI_TCXO,
 P_GCC_GPLL0_OUT_EVEN,
 P_GCC_GPLL0_OUT_MAIN,
 P_GCC_GPLL4_OUT_MAIN,
 P_GCC_GPLL7_OUT_MAIN,
 P_GCC_GPLL8_OUT_MAIN,
 P_GCC_GPLL9_OUT_MAIN,
 P_SLEEP_CLK,
 P_USB3_PHY_0_WRAPPER_GCC_USB30_PIPE_CLK,
 P_USB3_PHY_1_WRAPPER_GCC_USB30_PIPE_CLK,
 P_USB3_PHY_2_WRAPPER_GCC_USB30_PIPE_CLK,
};

static struct clk_alpha_pll gcc_gpll0 = {
 .offset = 0x0,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_OLE],
 .clkr = {
  .enable_reg = 0x52030,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_gpll0",
   .parent_data = &(const struct clk_parent_data) {
    .index = DT_BI_TCXO,
   },
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_ole_ops,
  },
 },
};

static const struct clk_div_table post_div_table_gcc_gpll0_out_even[] = {
 { 0x1, 2 },
 { }
};

static struct clk_alpha_pll_postdiv gcc_gpll0_out_even = {
 .offset = 0x0,
 .post_div_shift = 10,
 .post_div_table = post_div_table_gcc_gpll0_out_even,
 .num_post_div = ARRAY_SIZE(post_div_table_gcc_gpll0_out_even),
 .width = 4,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_OLE],
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_gpll0_out_even",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_gpll0.clkr.hw,
  },
  .num_parents = 1,
  .ops = &clk_alpha_pll_postdiv_lucid_ole_ops,
 },
};

static struct clk_alpha_pll gcc_gpll4 = {
 .offset = 0x4000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_OLE],
 .clkr = {
  .enable_reg = 0x52030,
  .enable_mask = BIT(4),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_gpll4",
   .parent_data = &(const struct clk_parent_data) {
    .index = DT_BI_TCXO,
   },
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_ole_ops,
  },
 },
};

static struct clk_alpha_pll gcc_gpll7 = {
 .offset = 0x7000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_OLE],
 .clkr = {
  .enable_reg = 0x52030,
  .enable_mask = BIT(7),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_gpll7",
   .parent_data = &(const struct clk_parent_data) {
    .index = DT_BI_TCXO,
   },
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_ole_ops,
  },
 },
};

static struct clk_alpha_pll gcc_gpll8 = {
 .offset = 0x8000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_OLE],
 .clkr = {
  .enable_reg = 0x52030,
  .enable_mask = BIT(8),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_gpll8",
   .parent_data = &(const struct clk_parent_data) {
    .index = DT_BI_TCXO,
   },
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_ole_ops,
  },
 },
};

static struct clk_alpha_pll gcc_gpll9 = {
 .offset = 0x9000,
 .regs = clk_alpha_pll_regs[CLK_ALPHA_PLL_TYPE_LUCID_OLE],
 .clkr = {
  .enable_reg = 0x52030,
  .enable_mask = BIT(9),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_gpll9",
   .parent_data = &(const struct clk_parent_data) {
    .index = DT_BI_TCXO,
   },
   .num_parents = 1,
   .ops = &clk_alpha_pll_fixed_lucid_ole_ops,
  },
 },
};

static const struct parent_map gcc_parent_map_0[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_0[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_1[] = {
 { P_BI_TCXO, 0 },
 { P_SLEEP_CLK, 5 },
};

static const struct clk_parent_data gcc_parent_data_1[] = {
 { .index = DT_BI_TCXO },
 { .index = DT_SLEEP_CLK },
};

static const struct parent_map gcc_parent_map_2[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_SLEEP_CLK, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_2[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .index = DT_SLEEP_CLK },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_3[] = {
 { P_BI_TCXO, 0 },
};

static const struct clk_parent_data gcc_parent_data_3[] = {
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_4[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL8_OUT_MAIN, 2 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_4[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll8.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_5[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL7_OUT_MAIN, 2 },
 { P_SLEEP_CLK, 5 },
};

static const struct clk_parent_data gcc_parent_data_5[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll7.clkr.hw },
 { .index = DT_SLEEP_CLK },
};

static const struct parent_map gcc_parent_map_6[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL7_OUT_MAIN, 2 },
};

static const struct clk_parent_data gcc_parent_data_6[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll7.clkr.hw },
};

static const struct parent_map gcc_parent_map_7[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL4_OUT_MAIN, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_7[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll4.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_8[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL7_OUT_MAIN, 2 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_8[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll7.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct parent_map gcc_parent_map_9[] = {
 { P_BI_TCXO, 0 },
 { P_GCC_GPLL0_OUT_MAIN, 1 },
 { P_GCC_GPLL9_OUT_MAIN, 2 },
 { P_GCC_GPLL4_OUT_MAIN, 5 },
 { P_GCC_GPLL0_OUT_EVEN, 6 },
};

static const struct clk_parent_data gcc_parent_data_10[] = {
 { .index = DT_USB3_PHY_0_WRAPPER_GCC_USB30_PIPE },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_10[] = {
 { P_USB3_PHY_0_WRAPPER_GCC_USB30_PIPE_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_11[] = {
 { .index = DT_USB3_PHY_1_WRAPPER_GCC_USB30_PIPE },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_11[] = {
 { P_USB3_PHY_1_WRAPPER_GCC_USB30_PIPE_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_12[] = {
 { .index = DT_USB3_PHY_2_WRAPPER_GCC_USB30_PIPE },
 { .index = DT_BI_TCXO },
};

static const struct parent_map gcc_parent_map_12[] = {
 { P_USB3_PHY_2_WRAPPER_GCC_USB30_PIPE_CLK, 0 },
 { P_BI_TCXO, 2 },
};

static const struct clk_parent_data gcc_parent_data_9[] = {
 { .index = DT_BI_TCXO },
 { .hw = &gcc_gpll0.clkr.hw },
 { .hw = &gcc_gpll9.clkr.hw },
 { .hw = &gcc_gpll4.clkr.hw },
 { .hw = &gcc_gpll0_out_even.clkr.hw },
};

static const struct freq_tbl ftbl_gcc_gp1_clk_src[] = {
 F(50000000, P_GCC_GPLL0_OUT_EVEN, 6, 0, 0),
 F(100000000, P_GCC_GPLL0_OUT_MAIN, 6, 0, 0),
 F(200000000, P_GCC_GPLL0_OUT_MAIN, 3, 0, 0),
 { }
};

static struct clk_rcg2 gcc_gp1_clk_src = {
 .cmd_rcgr = 0x64004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_gp1_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_gp2_clk_src = {
 .cmd_rcgr = 0x65004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_gp2_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_gp3_clk_src = {
 .cmd_rcgr = 0x66004,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_2,
 .freq_tbl = ftbl_gcc_gp1_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_gp3_clk_src",
  .parent_data = gcc_parent_data_2,
  .num_parents = ARRAY_SIZE(gcc_parent_data_2),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_pcie_0_aux_clk_src[] = {
 F(19200000, P_BI_TCXO, 1, 0, 0),
 { }
};

static struct clk_rcg2 gcc_pcie_0_aux_clk_src = {
 .cmd_rcgr = 0xa0180,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_0_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_pcie_0_phy_rchng_clk_src[] = {
 F(100000000, P_GCC_GPLL0_OUT_EVEN, 3, 0, 0),
 { }
};

static struct clk_rcg2 gcc_pcie_0_phy_rchng_clk_src = {
 .cmd_rcgr = 0xa0054,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_0_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_1_aux_clk_src = {
 .cmd_rcgr = 0x2c180,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_1_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_1_phy_rchng_clk_src = {
 .cmd_rcgr = 0x2c054,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_1_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_2_aux_clk_src = {
 .cmd_rcgr = 0x13180,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_2_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_2_phy_rchng_clk_src = {
 .cmd_rcgr = 0x13054,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_2_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_3_aux_clk_src = {
 .cmd_rcgr = 0x5808c,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_3_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_3_phy_rchng_clk_src = {
 .cmd_rcgr = 0x58070,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_3_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_4_aux_clk_src = {
 .cmd_rcgr = 0x6b080,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_4_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_4_phy_rchng_clk_src = {
 .cmd_rcgr = 0x6b064,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_4_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_5_aux_clk_src = {
 .cmd_rcgr = 0x2f080,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_5_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_5_phy_rchng_clk_src = {
 .cmd_rcgr = 0x2f064,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_5_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_6a_aux_clk_src = {
 .cmd_rcgr = 0x3108c,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_6a_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_6a_phy_rchng_clk_src = {
 .cmd_rcgr = 0x31070,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_6a_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_6b_aux_clk_src = {
 .cmd_rcgr = 0x8d08c,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_6b_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_6b_phy_rchng_clk_src = {
 .cmd_rcgr = 0x8d070,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_phy_rchng_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_6b_phy_rchng_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_pcie_rscc_xo_clk_src = {
 .cmd_rcgr = 0xa400c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_rscc_xo_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_pdm2_clk_src[] = {
 F(60000000, P_GCC_GPLL0_OUT_MAIN, 10, 0, 0),
 { }
};

static struct clk_rcg2 gcc_pdm2_clk_src = {
 .cmd_rcgr = 0x33010,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pdm2_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pdm2_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_qupv3_wrap0_s0_clk_src[] = {
 F(7372800, P_GCC_GPLL0_OUT_EVEN, 1, 384, 15625),
 F(14745600, P_GCC_GPLL0_OUT_EVEN, 1, 768, 15625),
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(29491200, P_GCC_GPLL0_OUT_EVEN, 1, 1536, 15625),
 F(32000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 75),
 F(48000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 25),
 F(64000000, P_GCC_GPLL0_OUT_EVEN, 1, 16, 75),
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(80000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 15),
 F(96000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 25),
 F(120000000, P_GCC_GPLL0_OUT_MAIN, 5, 0, 0),
 { }
};

static struct clk_init_data gcc_qupv3_wrap0_s0_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s0_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s0_clk_src = {
 .cmd_rcgr = 0x42010,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s0_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s1_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s1_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s1_clk_src = {
 .cmd_rcgr = 0x42148,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s1_clk_src_init,
};

static const struct freq_tbl ftbl_gcc_qupv3_wrap0_s2_clk_src[] = {
 F(7372800, P_GCC_GPLL0_OUT_EVEN, 1, 384, 15625),
 F(14745600, P_GCC_GPLL0_OUT_EVEN, 1, 768, 15625),
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(29491200, P_GCC_GPLL0_OUT_EVEN, 1, 1536, 15625),
 F(32000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 75),
 F(48000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 25),
 F(64000000, P_GCC_GPLL0_OUT_EVEN, 1, 16, 75),
 F(80000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 15),
 F(96000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 25),
 F(150000000, P_GCC_GPLL0_OUT_EVEN, 2, 0, 0),
 F(200000000, P_GCC_GPLL0_OUT_MAIN, 3, 0, 0),
 { }
};

static struct clk_init_data gcc_qupv3_wrap0_s2_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s2_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s2_clk_src = {
 .cmd_rcgr = 0x42288,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s2_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s3_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s3_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s3_clk_src = {
 .cmd_rcgr = 0x423c8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s3_clk_src_init,
};

static const struct freq_tbl ftbl_gcc_qupv3_wrap0_s4_clk_src[] = {
 F(7372800, P_GCC_GPLL0_OUT_EVEN, 1, 384, 15625),
 F(14745600, P_GCC_GPLL0_OUT_EVEN, 1, 768, 15625),
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(29491200, P_GCC_GPLL0_OUT_EVEN, 1, 1536, 15625),
 F(32000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 75),
 F(48000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 25),
 F(64000000, P_GCC_GPLL0_OUT_EVEN, 1, 16, 75),
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(80000000, P_GCC_GPLL0_OUT_EVEN, 1, 4, 15),
 F(96000000, P_GCC_GPLL0_OUT_EVEN, 1, 8, 25),
 F(100000000, P_GCC_GPLL0_OUT_MAIN, 6, 0, 0),
 { }
};

static struct clk_init_data gcc_qupv3_wrap0_s4_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s4_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s4_clk_src = {
 .cmd_rcgr = 0x42500,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s4_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s5_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s5_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s5_clk_src = {
 .cmd_rcgr = 0x42638,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s5_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s6_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s6_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s6_clk_src = {
 .cmd_rcgr = 0x42770,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s6_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap0_s7_clk_src_init = {
 .name = "gcc_qupv3_wrap0_s7_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap0_s7_clk_src = {
 .cmd_rcgr = 0x428a8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap0_s7_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s0_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s0_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s0_clk_src = {
 .cmd_rcgr = 0x18010,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s0_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s1_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s1_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s1_clk_src = {
 .cmd_rcgr = 0x18148,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s1_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s2_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s2_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s2_clk_src = {
 .cmd_rcgr = 0x18288,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s2_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s3_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s3_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s3_clk_src = {
 .cmd_rcgr = 0x183c8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s3_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s4_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s4_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s4_clk_src = {
 .cmd_rcgr = 0x18500,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s4_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s5_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s5_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s5_clk_src = {
 .cmd_rcgr = 0x18638,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s5_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s6_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s6_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s6_clk_src = {
 .cmd_rcgr = 0x18770,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s6_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap1_s7_clk_src_init = {
 .name = "gcc_qupv3_wrap1_s7_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap1_s7_clk_src = {
 .cmd_rcgr = 0x188a8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap1_s7_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s0_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s0_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s0_clk_src = {
 .cmd_rcgr = 0x1e010,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s0_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s1_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s1_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s1_clk_src = {
 .cmd_rcgr = 0x1e148,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s0_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s1_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s2_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s2_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s2_clk_src = {
 .cmd_rcgr = 0x1e288,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s2_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s3_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s3_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s3_clk_src = {
 .cmd_rcgr = 0x1e3c8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s2_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s3_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s4_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s4_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s4_clk_src = {
 .cmd_rcgr = 0x1e500,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s4_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s5_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s5_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s5_clk_src = {
 .cmd_rcgr = 0x1e638,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s5_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s6_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s6_clk_src",
 .parent_data = gcc_parent_data_8,
 .num_parents = ARRAY_SIZE(gcc_parent_data_8),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s6_clk_src = {
 .cmd_rcgr = 0x1e770,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_8,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s6_clk_src_init,
};

static struct clk_init_data gcc_qupv3_wrap2_s7_clk_src_init = {
 .name = "gcc_qupv3_wrap2_s7_clk_src",
 .parent_data = gcc_parent_data_0,
 .num_parents = ARRAY_SIZE(gcc_parent_data_0),
 .flags = CLK_SET_RATE_PARENT,
 .ops = &clk_rcg2_ops,
};

static struct clk_rcg2 gcc_qupv3_wrap2_s7_clk_src = {
 .cmd_rcgr = 0x1e8a8,
 .mnd_width = 16,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_qupv3_wrap0_s4_clk_src,
 .clkr.hw.init = &gcc_qupv3_wrap2_s7_clk_src_init,
};

static const struct freq_tbl ftbl_gcc_sdcc2_apps_clk_src[] = {
 F(400000, P_BI_TCXO, 12, 1, 4),
 F(25000000, P_GCC_GPLL0_OUT_EVEN, 12, 0, 0),
 F(50000000, P_GCC_GPLL0_OUT_EVEN, 6, 0, 0),
 F(100000000, P_GCC_GPLL0_OUT_EVEN, 3, 0, 0),
 F(202000000, P_GCC_GPLL9_OUT_MAIN, 4, 0, 0),
 { }
};

static struct clk_rcg2 gcc_sdcc2_apps_clk_src = {
 .cmd_rcgr = 0x14018,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_9,
 .freq_tbl = ftbl_gcc_sdcc2_apps_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_sdcc2_apps_clk_src",
  .parent_data = gcc_parent_data_9,
  .num_parents = ARRAY_SIZE(gcc_parent_data_9),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_floor_ops,
 },
};

static const struct freq_tbl ftbl_gcc_sdcc4_apps_clk_src[] = {
 F(400000, P_BI_TCXO, 12, 1, 4),
 F(25000000, P_GCC_GPLL0_OUT_EVEN, 12, 0, 0),
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 { }
};

static struct clk_rcg2 gcc_sdcc4_apps_clk_src = {
 .cmd_rcgr = 0x16018,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_sdcc4_apps_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_sdcc4_apps_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_floor_ops,
 },
};

static const struct freq_tbl ftbl_gcc_ufs_phy_axi_clk_src[] = {
 F(25000000, P_GCC_GPLL0_OUT_EVEN, 12, 0, 0),
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(150000000, P_GCC_GPLL0_OUT_MAIN, 4, 0, 0),
 F(300000000, P_GCC_GPLL0_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_rcg2 gcc_ufs_phy_axi_clk_src = {
 .cmd_rcgr = 0x77030,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_phy_axi_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_phy_axi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_ufs_phy_ice_core_clk_src[] = {
 F(100000000, P_GCC_GPLL0_OUT_EVEN, 3, 0, 0),
 F(201500000, P_GCC_GPLL4_OUT_MAIN, 4, 0, 0),
 F(403000000, P_GCC_GPLL4_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_rcg2 gcc_ufs_phy_ice_core_clk_src = {
 .cmd_rcgr = 0x77080,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_7,
 .freq_tbl = ftbl_gcc_ufs_phy_ice_core_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_phy_ice_core_clk_src",
  .parent_data = gcc_parent_data_7,
  .num_parents = ARRAY_SIZE(gcc_parent_data_7),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_ufs_phy_phy_aux_clk_src = {
 .cmd_rcgr = 0x770b4,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_phy_phy_aux_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_ufs_phy_unipro_core_clk_src[] = {
 F(75000000, P_GCC_GPLL0_OUT_EVEN, 4, 0, 0),
 F(150000000, P_GCC_GPLL0_OUT_MAIN, 4, 0, 0),
 F(300000000, P_GCC_GPLL0_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_rcg2 gcc_ufs_phy_unipro_core_clk_src = {
 .cmd_rcgr = 0x77098,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_ufs_phy_unipro_core_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_ufs_phy_unipro_core_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_usb20_master_clk_src[] = {
 F(60000000, P_GCC_GPLL0_OUT_MAIN, 10, 0, 0),
 F(120000000, P_GCC_GPLL0_OUT_MAIN, 5, 0, 0),
 { }
};

static struct clk_rcg2 gcc_usb20_master_clk_src = {
 .cmd_rcgr = 0x2902c,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_usb20_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb20_master_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb20_mock_utmi_clk_src = {
 .cmd_rcgr = 0x29158,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb20_mock_utmi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_usb30_mp_master_clk_src[] = {
 F(66666667, P_GCC_GPLL0_OUT_EVEN, 4.5, 0, 0),
 F(133333333, P_GCC_GPLL0_OUT_MAIN, 4.5, 0, 0),
 F(200000000, P_GCC_GPLL0_OUT_MAIN, 3, 0, 0),
 F(240000000, P_GCC_GPLL0_OUT_MAIN, 2.5, 0, 0),
 { }
};

static struct clk_rcg2 gcc_usb30_mp_master_clk_src = {
 .cmd_rcgr = 0x1702c,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_usb30_mp_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_mp_master_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_mp_mock_utmi_clk_src = {
 .cmd_rcgr = 0x17158,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_mp_mock_utmi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_prim_master_clk_src = {
 .cmd_rcgr = 0x3902c,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_usb30_mp_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_prim_master_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_prim_mock_utmi_clk_src = {
 .cmd_rcgr = 0x39044,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_prim_mock_utmi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_sec_master_clk_src = {
 .cmd_rcgr = 0xa102c,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_usb30_mp_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_sec_master_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_sec_mock_utmi_clk_src = {
 .cmd_rcgr = 0xa1044,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_sec_mock_utmi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_tert_master_clk_src = {
 .cmd_rcgr = 0xa202c,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_usb30_mp_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_tert_master_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb30_tert_mock_utmi_clk_src = {
 .cmd_rcgr = 0xa2044,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_0,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_tert_mock_utmi_clk_src",
  .parent_data = gcc_parent_data_0,
  .num_parents = ARRAY_SIZE(gcc_parent_data_0),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb3_mp_phy_aux_clk_src = {
 .cmd_rcgr = 0x172a0,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb3_mp_phy_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb3_prim_phy_aux_clk_src = {
 .cmd_rcgr = 0x39074,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb3_prim_phy_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb3_sec_phy_aux_clk_src = {
 .cmd_rcgr = 0xa1074,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb3_sec_phy_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb3_tert_phy_aux_clk_src = {
 .cmd_rcgr = 0xa2074,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_1,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb3_tert_phy_aux_clk_src",
  .parent_data = gcc_parent_data_1,
  .num_parents = ARRAY_SIZE(gcc_parent_data_1),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_usb4_0_master_clk_src[] = {
 F(85714286, P_GCC_GPLL0_OUT_EVEN, 3.5, 0, 0),
 F(175000000, P_GCC_GPLL8_OUT_MAIN, 4, 0, 0),
 F(350000000, P_GCC_GPLL8_OUT_MAIN, 2, 0, 0),
 { }
};

static struct clk_rcg2 gcc_usb4_0_master_clk_src = {
 .cmd_rcgr = 0x9f024,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_4,
 .freq_tbl = ftbl_gcc_usb4_0_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_0_master_clk_src",
  .parent_data = gcc_parent_data_4,
  .num_parents = ARRAY_SIZE(gcc_parent_data_4),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_usb4_0_phy_pcie_pipe_clk_src[] = {
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(125000000, P_GCC_GPLL7_OUT_MAIN, 8, 0, 0),
 F(250000000, P_GCC_GPLL7_OUT_MAIN, 4, 0, 0),
 { }
};

static struct clk_rcg2 gcc_usb4_0_phy_pcie_pipe_clk_src = {
 .cmd_rcgr = 0x9f0e8,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_5,
 .freq_tbl = ftbl_gcc_usb4_0_phy_pcie_pipe_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_0_phy_pcie_pipe_clk_src",
  .parent_data = gcc_parent_data_5,
  .num_parents = ARRAY_SIZE(gcc_parent_data_5),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_0_sb_if_clk_src = {
 .cmd_rcgr = 0x9f08c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_0_sb_if_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static const struct freq_tbl ftbl_gcc_usb4_0_tmu_clk_src[] = {
 F(19200000, P_BI_TCXO, 1, 0, 0),
 F(250000000, P_GCC_GPLL7_OUT_MAIN, 4, 0, 0),
 { }
};

static struct clk_rcg2 gcc_usb4_0_tmu_clk_src = {
 .cmd_rcgr = 0x9f070,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_6,
 .freq_tbl = ftbl_gcc_usb4_0_tmu_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_0_tmu_clk_src",
  .parent_data = gcc_parent_data_6,
  .num_parents = ARRAY_SIZE(gcc_parent_data_6),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_1_master_clk_src = {
 .cmd_rcgr = 0x2b024,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_4,
 .freq_tbl = ftbl_gcc_usb4_0_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_1_master_clk_src",
  .parent_data = gcc_parent_data_4,
  .num_parents = ARRAY_SIZE(gcc_parent_data_4),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_1_phy_pcie_pipe_clk_src = {
 .cmd_rcgr = 0x2b0e8,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_5,
 .freq_tbl = ftbl_gcc_usb4_0_phy_pcie_pipe_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_1_phy_pcie_pipe_clk_src",
  .parent_data = gcc_parent_data_5,
  .num_parents = ARRAY_SIZE(gcc_parent_data_5),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_1_sb_if_clk_src = {
 .cmd_rcgr = 0x2b08c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_1_sb_if_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_1_tmu_clk_src = {
 .cmd_rcgr = 0x2b070,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_6,
 .freq_tbl = ftbl_gcc_usb4_0_tmu_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_1_tmu_clk_src",
  .parent_data = gcc_parent_data_6,
  .num_parents = ARRAY_SIZE(gcc_parent_data_6),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_2_master_clk_src = {
 .cmd_rcgr = 0x11024,
 .mnd_width = 8,
 .hid_width = 5,
 .parent_map = gcc_parent_map_4,
 .freq_tbl = ftbl_gcc_usb4_0_master_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_2_master_clk_src",
  .parent_data = gcc_parent_data_4,
  .num_parents = ARRAY_SIZE(gcc_parent_data_4),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_2_phy_pcie_pipe_clk_src = {
 .cmd_rcgr = 0x110e8,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_5,
 .freq_tbl = ftbl_gcc_usb4_0_phy_pcie_pipe_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_2_phy_pcie_pipe_clk_src",
  .parent_data = gcc_parent_data_5,
  .num_parents = ARRAY_SIZE(gcc_parent_data_5),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_2_sb_if_clk_src = {
 .cmd_rcgr = 0x1108c,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_3,
 .freq_tbl = ftbl_gcc_pcie_0_aux_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_2_sb_if_clk_src",
  .parent_data = gcc_parent_data_3,
  .num_parents = ARRAY_SIZE(gcc_parent_data_3),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_rcg2 gcc_usb4_2_tmu_clk_src = {
 .cmd_rcgr = 0x11070,
 .mnd_width = 0,
 .hid_width = 5,
 .parent_map = gcc_parent_map_6,
 .freq_tbl = ftbl_gcc_usb4_0_tmu_clk_src,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb4_2_tmu_clk_src",
  .parent_data = gcc_parent_data_6,
  .num_parents = ARRAY_SIZE(gcc_parent_data_6),
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_rcg2_shared_ops,
 },
};

static struct clk_regmap_phy_mux gcc_pcie_3_pipe_clk_src = {
 .reg = 0x58088,
 .clkr = {
  .hw.init = &(struct clk_init_data){
   .name = "gcc_pcie_3_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data){
    .index = DT_PCIE_3_PIPE,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_div gcc_pcie_3_pipe_div_clk_src = {
 .reg = 0x5806c,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_3_pipe_div_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_pcie_3_pipe_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_phy_mux gcc_pcie_4_pipe_clk_src = {
 .reg = 0x6b07c,
 .clkr = {
  .hw.init = &(struct clk_init_data){
   .name = "gcc_pcie_4_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data){
    .index = DT_PCIE_4_PIPE,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_div gcc_pcie_4_pipe_div_clk_src = {
 .reg = 0x6b060,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_4_pipe_div_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_pcie_4_pipe_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_phy_mux gcc_pcie_5_pipe_clk_src = {
 .reg = 0x2f07c,
 .clkr = {
  .hw.init = &(struct clk_init_data){
   .name = "gcc_pcie_5_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data){
    .index = DT_PCIE_5_PIPE,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_div gcc_pcie_5_pipe_div_clk_src = {
 .reg = 0x2f060,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_5_pipe_div_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_pcie_5_pipe_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_phy_mux gcc_pcie_6a_pipe_clk_src = {
 .reg = 0x31088,
 .clkr = {
  .hw.init = &(struct clk_init_data){
   .name = "gcc_pcie_6a_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data){
    .index = DT_PCIE_6A_PIPE,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_div gcc_pcie_6a_pipe_div_clk_src = {
 .reg = 0x3106c,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_6a_pipe_div_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_pcie_6a_pipe_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_phy_mux gcc_pcie_6b_pipe_clk_src = {
 .reg = 0x8d088,
 .clkr = {
  .hw.init = &(struct clk_init_data){
   .name = "gcc_pcie_6b_pipe_clk_src",
   .parent_data = &(const struct clk_parent_data){
    .index = DT_PCIE_6B_PIPE,
   },
   .num_parents = 1,
   .ops = &clk_regmap_phy_mux_ops,
  },
 },
};

static struct clk_regmap_div gcc_pcie_6b_pipe_div_clk_src = {
 .reg = 0x8d06c,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_pcie_6b_pipe_div_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_pcie_6b_pipe_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_qupv3_wrap0_s2_div_clk_src = {
 .reg = 0x42284,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_qupv3_wrap0_s2_div_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_qupv3_wrap0_s2_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_qupv3_wrap0_s3_div_clk_src = {
 .reg = 0x423c4,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_qupv3_wrap0_s3_div_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_qupv3_wrap0_s3_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_qupv3_wrap1_s2_div_clk_src = {
 .reg = 0x18284,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_qupv3_wrap1_s2_div_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_qupv3_wrap1_s2_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_qupv3_wrap1_s3_div_clk_src = {
 .reg = 0x183c4,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_qupv3_wrap1_s3_div_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_qupv3_wrap1_s3_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_qupv3_wrap2_s2_div_clk_src = {
 .reg = 0x1e284,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_qupv3_wrap2_s2_div_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_qupv3_wrap2_s2_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_qupv3_wrap2_s3_div_clk_src = {
 .reg = 0x1e3c4,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_qupv3_wrap2_s3_div_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_qupv3_wrap2_s3_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_usb20_mock_utmi_postdiv_clk_src = {
 .reg = 0x29284,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb20_mock_utmi_postdiv_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_usb20_mock_utmi_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_usb30_mp_mock_utmi_postdiv_clk_src = {
 .reg = 0x17284,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_mp_mock_utmi_postdiv_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_usb30_mp_mock_utmi_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_usb30_prim_mock_utmi_postdiv_clk_src = {
 .reg = 0x3905c,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_prim_mock_utmi_postdiv_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_usb30_prim_mock_utmi_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_usb30_sec_mock_utmi_postdiv_clk_src = {
 .reg = 0xa105c,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_sec_mock_utmi_postdiv_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_usb30_sec_mock_utmi_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_regmap_div gcc_usb30_tert_mock_utmi_postdiv_clk_src = {
 .reg = 0xa205c,
 .shift = 0,
 .width = 4,
 .clkr.hw.init = &(const struct clk_init_data) {
  .name = "gcc_usb30_tert_mock_utmi_postdiv_clk_src",
  .parent_hws = (const struct clk_hw*[]) {
   &gcc_usb30_tert_mock_utmi_clk_src.clkr.hw,
  },
  .num_parents = 1,
  .flags = CLK_SET_RATE_PARENT,
  .ops = &clk_regmap_div_ro_ops,
 },
};

static struct clk_branch gcc_aggre_noc_usb_north_axi_clk = {
 .halt_reg = 0x2d17c,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x2d17c,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x2d17c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_noc_usb_north_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_noc_usb_south_axi_clk = {
 .halt_reg = 0x2d174,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x2d174,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x2d174,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_noc_usb_south_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_ufs_phy_axi_clk = {
 .halt_reg = 0x770e4,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x770e4,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x770e4,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_ufs_phy_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_ufs_phy_axi_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb2_prim_axi_clk = {
 .halt_reg = 0x2928c,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x2928c,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x2928c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_usb2_prim_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb20_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb3_mp_axi_clk = {
 .halt_reg = 0x173d0,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x173d0,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x173d0,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_usb3_mp_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb30_mp_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb3_prim_axi_clk = {
 .halt_reg = 0x39090,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x39090,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x39090,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_usb3_prim_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb30_prim_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb3_sec_axi_clk = {
 .halt_reg = 0xa1090,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0xa1090,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0xa1090,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_usb3_sec_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb30_sec_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb3_tert_axi_clk = {
 .halt_reg = 0xa2090,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0xa2090,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0xa2090,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_usb3_tert_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb30_tert_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb4_0_axi_clk = {
 .halt_reg = 0x9f118,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x9f118,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x9f118,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_usb4_0_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb4_0_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb4_1_axi_clk = {
 .halt_reg = 0x2b118,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x2b118,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x2b118,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_usb4_1_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb4_1_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb4_2_axi_clk = {
 .halt_reg = 0x11118,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x11118,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x11118,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_usb4_2_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb4_2_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_aggre_usb_noc_axi_clk = {
 .halt_reg = 0x2d034,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x2d034,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x2d034,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_aggre_usb_noc_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_av1e_ahb_clk = {
 .halt_reg = 0x4a004,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x4a004,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x4a004,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_av1e_ahb_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_av1e_axi_clk = {
 .halt_reg = 0x4a008,
 .halt_check = BRANCH_HALT_SKIP,
 .hwcg_reg = 0x4a008,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x4a008,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_av1e_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_av1e_xo_clk = {
 .halt_reg = 0x4a014,
 .halt_check = BRANCH_HALT,
 .clkr = {
  .enable_reg = 0x4a014,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_av1e_xo_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_boot_rom_ahb_clk = {
 .halt_reg = 0x38004,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x38004,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x52000,
  .enable_mask = BIT(10),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_boot_rom_ahb_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_camera_hf_axi_clk = {
 .halt_reg = 0x26010,
 .halt_check = BRANCH_HALT_SKIP,
 .hwcg_reg = 0x26010,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x26010,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_camera_hf_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_camera_sf_axi_clk = {
 .halt_reg = 0x2601c,
 .halt_check = BRANCH_HALT_SKIP,
 .hwcg_reg = 0x2601c,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x2601c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_camera_sf_axi_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_pcie_anoc_ahb_clk = {
 .halt_reg = 0x10028,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x10028,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x52028,
  .enable_mask = BIT(20),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_cfg_noc_pcie_anoc_ahb_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_pcie_anoc_north_ahb_clk = {
 .halt_reg = 0x1002c,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x1002c,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x52028,
  .enable_mask = BIT(22),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_cfg_noc_pcie_anoc_north_ahb_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_pcie_anoc_south_ahb_clk = {
 .halt_reg = 0x10030,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x10030,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x52000,
  .enable_mask = BIT(20),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_cfg_noc_pcie_anoc_south_ahb_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_usb2_prim_axi_clk = {
 .halt_reg = 0x29288,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x29288,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x29288,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_cfg_noc_usb2_prim_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb20_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_usb3_mp_axi_clk = {
 .halt_reg = 0x173cc,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x173cc,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x173cc,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_cfg_noc_usb3_mp_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb30_mp_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_usb3_prim_axi_clk = {
 .halt_reg = 0x3908c,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x3908c,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x3908c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_cfg_noc_usb3_prim_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb30_prim_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_usb3_sec_axi_clk = {
 .halt_reg = 0xa108c,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0xa108c,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0xa108c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_cfg_noc_usb3_sec_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb30_sec_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_usb3_tert_axi_clk = {
 .halt_reg = 0xa208c,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0xa208c,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0xa208c,
  .enable_mask = BIT(0),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_cfg_noc_usb3_tert_axi_clk",
   .parent_hws = (const struct clk_hw*[]) {
    &gcc_usb30_tert_master_clk_src.clkr.hw,
   },
   .num_parents = 1,
   .flags = CLK_SET_RATE_PARENT,
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_usb_anoc_ahb_clk = {
 .halt_reg = 0x2d024,
 .halt_check = BRANCH_HALT_VOTED,
 .hwcg_reg = 0x2d024,
 .hwcg_bit = 1,
 .clkr = {
  .enable_reg = 0x52028,
  .enable_mask = BIT(21),
  .hw.init = &(const struct clk_init_data) {
   .name = "gcc_cfg_noc_usb_anoc_ahb_clk",
   .ops = &clk_branch2_ops,
  },
 },
};

static struct clk_branch gcc_cfg_noc_usb_anoc_north_ahb_clk = {
 .halt_reg = 0x2d028,
--> --------------------

--> maximum size reached

--> --------------------