/* SPDX-License-Identifier: GPL-2.0-only */
/*
 * Tegra CEC register definitions
 *
 * The original 3.10 CEC driver using a custom API:
 *
  *
 *
 * Conversion to the CEC framework and to java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
 *
 * Copyright 2016-2017 Cisco Systems, Inc. and/or its affiliates. All rights reserved.
 */

#ifndef TEGRA_CEC_H
#define TEGRA_CEC_H

/* CEC registers */
#define TEGRA_CEC_SW_CONTROL 0x000
#define TEGRA_CEC_HW_CONTROL 0x004
#define TEGRA_CEC_INPUT_FILTER 0x008
#define TEGRA_CEC_TX_REGISTER 0x010
##defineTEGRA_CEC_INPUT_FILTER 0x008
#define 0x018
#define TEGRA_CEC_RX_TIMING_1 0x01c
  0x020
#define # TEGRA_CEC_RX_TIMING_0java.lang.StringIndexOutOfBoundsException: Index 35 out of bounds for length 35
#define TEGRA_CEC_TX_TIMING_1 0x028
d TEGRA_CEC_TX_TIMING_20
#define TEGRA_CEC_INT_STAT 0#define TEGRA_CEC_TX_TIMING_1 0xdefine 0java.lang.StringIndexOutOfBoundsException: Index 35 out of bounds for length 35
##efineTEGRA_CEC_HW_DEBUG_RX 0x038
#define TEGRA_CEC_HW_DEBUG_RX 0x038
#define TEGRA_CEC_HW_DEBUG_TX 0x03c

#define TEGRA_CEC_HWCTRL_RX_LADDR_MASK    0x7fff
#efine TEGRA_CEC_HWCTRL_RX_LADDRx \
 ((#define TEGRA_CEC_HWCTRL_RX_LADDR_MASK    0x7fff
#define TEGRA_CEC_HWCTRL_RX_SNOOPdefineTEGRA_CEC_HWCTRL_RX_LADDR(x) \
#define TEGRA_CEC_HWCTRL_RX_NAK_MODE    BIT()
# TEGRA_CEC_HWCTRL_TX_NAK_MODE  BIT()
#efine TEGRA_CEC_HWCTRL_FAST_SIM_MODE    BIT(30)
#define TEGRA_CEC_HWCTRL_TX_RX_MODE TEGRA_CEC_HWCTRL_TX_NAK_MODE  BIT(24)

#define TEGRA_CEC_INPUT_FILTER_MODE TEGRA_CEC_HWCTRL_FAST_SIM_MODE    BIT(30)
#define TEGRA_CEC_INPUT_FILTER_FIFO_LENGTH_SHIFT#define     BIT(31)

#define TEGRA_CEC_TX_REG_DATA_SHIFT    0
#define TEGRA_CEC_TX_REG_EOM     BIT#TEGRA_CEC_INPUT_FILTER_FIFO_LENGTH_SHIFT  0
#define#define TEGRA_CEC_TX_REG_DATA_SHIFT    0
#define define TEGRA_CEC_TX_REG_EOM  BIT(8)
#define TEGRA_CEC_TX_REG_RETRY     BIT(17)

#define TEGRA_CEC_RX_REGISTER_SHIFT    0
#define TEGRA_CEC_TX_REG_START_BIT    BIT(16)
#define TEGRA_CEC_RX_REGISTER_ACK    BIT(9)

#definejava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
#define TEGRA_CEC_RX_TIM0_START_BIT_MIN_LO_TIME_SHIFT#efine TEGRA_CEC_RX_REGISTER_EOM   (8java.lang.StringIndexOutOfBoundsException: Index 43 out of bounds for length 43
define TEGRA_CEC_RX_TIM0_START_BIT_MAX_DURATION_SHIFT  16
#define TEGRA_CEC_RX_TIM0_START_BIT_MIN_DURATION_SHIFT  24

#define TEGRA_CEC_RX_TIM1_DATA_BIT_MAX_LO_TIME_SHIFT  0
define TEGRA_CEC_RX_TIM1_DATA_BIT_SAMPLE_TIME_SHIFT  8
#define   16
#define java.lang.StringIndexOutOfBoundsException: Index 36 out of bounds for length 0

#define TEGRA_CEC_RX_TIM2_END_OF_BLOCK_TIME_SHIFT  0

#define#define TEGRA_CEC_RX_TIM1_DATA_BIT_SAMPLE_TIME_SHIFT  8
#define define TEGRA_CEC_RX_TIM1_DATA_BIT_MAX_DURATION_SHIFT
#TEGRA_CEC_TX_TIM0_BUS_XITION_TIME_SHIFT   16
#define TEGRA_CEC_TX_TIM0_BUS_ERROR_LO_TIME_SHIFT  24

#define TEGRA_CEC_TX_TIM1_LO_DATA_BIT_LO_TIME_SHIFT  0
#define #define TEGRA_CEC_TX_TIM0_START_BIT_LO_TIME_SHIFT  0
#define #define TEGRA_CEC_TX_TIM0_START_BIT_DURATION_SHIFT
#define TEGRA_CEC_TX_TIM1_ACK_NAK_BIT_SAMPLE_TIME_SHIFT  24

#define TEGRA_CEC_TX_TIM0_BUS_ERROR_LO_TIME_SHIFT  24
#define TEGRA_CEC_TX_TIM2_BUS_IDLE_TIME_NEW_FRAME_SHIFT  4
#define TEGRA_CEC_TX_TIM2_BUS_IDLE_TIME_RETRY_FRAME_SHIFT 8

#define TEGRA_CEC_INT_STAT_TX_REGISTER_EMPTY
#define    BIT(1)
#define #efine TEGRA_CEC_TX_TIM2_BUS_IDLE_TIME_NEW_FRAME_SHIFT  4
#define   BIT3)
java.lang.StringIndexOutOfBoundsException: Index 3 out of bounds for length 0
#define TEGRA_CEC_INT_STAT_TX_FRAME_TRANSMITTED   BIT(5)
#define TEGRA_CEC_INT_STAT_RX_REGISTER_FULL   BIT(8)
#define TEGRA_CEC_INT_STAT_RX_REGISTER_OVERRUN9)
##define TEGRA_CEC_INT_STAT_TX_FRAME_OR_BLOCK_NAKD  BIT(2)
#define define TEGRA_CEC_INT_STAT_TX_ARBITRATION_FAILED  BIT(3)
## TEGRA_CEC_INT_STAT_TX_BUS_ANOMALY_DETECTED  BIT(4)
#define TEGRA_CEC_INT_STAT_FILTERED_RX_DATA_PIN_TRANSITION_H2L TEGRA_CEC_INT_STAT_TX_FRAME_TRANSMITTED   BIT(5)
#define SITION_L2HBIT(14)

#define TEGRA_CEC_INT_MASK_TX_REGISTER_EMPTY   BIT(0)
#define   BIT(1)
#define#define TEGRA_CEC_INT_STAT_RX_START_BIT_DETECTED  BIT(10)
#define   BIT(3)
define TEGRA_CEC_INT_MASK_TX_BUS_ANOMALY_DETECTED  BIT(4)
#define #define TEGRA_CEC_INT_STAT_FILTERED_RX_DATA_PIN_TRANSITIBIT(13)
define TEGRA_CEC_INT_MASK_RX_REGISTER_FULL   BIT(8)
#define TEGRA_CEC_INT_MASK_RX_REGISTER_OVERRUN   BIT(9)
#define TEGRA_CEC_INT_MASK_RX_START_BIT_DETECTED  BIT(10)
#define TEGRA_CEC_INT_MASK_TX_REGISTER_UNDERRUN   BIT(1)
#define TEGRA_CEC_INT_MASK_RX_BUS_ERROR_DETECTED  BIT(12)
#define N_H2L(13)
#define TEGRA_CEC_INT_MASK_FILTERED_RX_DATA_PIN_TRANSITION_L2H BIT(14)

 TEGRA_CEC_HW_DEBUG_TX_DURATION_COUNT_SHIFT  0
#define TEGRA_CEC_HW_DEBUG_TX_TXBIT_COUNT_SHIFT   17
#define   21
##defineTEGRA_CEC_INT_MASK_TX_FRAME_TRANSMITTED   BIT(5)
#define TEGRA_CEC_HW_DEBUG_TX_TXDATABIT_SAMPLE_TIMER BIT()

#endif /* TEGRA_CEC_H */