Quelle  imx8mq-clock.h   Sprache: C

/* SPDX-License-Identifier: GPL-2.0 */
/*
 * Copyright 2016 Freescale Semiconductor, Inc.
 * Copyright 2017 NXP
 */

#ifndef __DT_BINDINGS_CLOCK_IMX8MQ_H
#define __DT_BINDINGS_CLOCK_IMX8MQ_H

#define IMX8MQ_CLK_DUMMY  0
#define IMX8MQ_CLK_32K   1
#define IMX8MQ_CLK_25M   2
#define IMX8MQ_CLK_27M   3
#define IMX8MQ_CLK_EXT1   4
#define IMX8MQ_CLK_EXT2   5
#define IMX8MQ_CLK_EXT3   6
#define IMX8MQ_CLK_EXT4   7

/* ANAMIX PLL clocks */
/* FRAC PLLs */
/* ARM PLL */
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#define IMX8MQ_ARM_PLL_BYPASS  11
#define IMX8MQ_ARM_PLL_OUT  12

/* GPU PLL */
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/* VPU PLL */
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/* AUDIO PLL1 */
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/* AUDIO PLL2 */
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/* VIDEO PLL1 */
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/* SYS1 PLL */
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/* SYS2 PLL */
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/* SYS3 PLL */
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/* DRAM PLL */
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/* SYS PLL DIV */
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/* CCM ROOT clocks */
/* A53 */
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/* M4 */
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/* VPU */
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/* GPU CORE */
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/* GPU SHADER */
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/* BUS TYPE */
/* MAIN AXI */
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/* ENET AXI */
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/* NAND_USDHC_BUS */
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/* VPU BUS */
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/* DISP_AXI */
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/* DISP APB */
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/* DISP RTRM */
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/* USB_BUS */
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/* GPU_AXI */
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/* GPU_AHB */
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/* NOC */
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/* NOC_APB */
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/* AHB */
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/* AUDIO AHB */
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/* DRAM_ALT */
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/* DRAM APB */
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/* VPU_G1 */
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/* VPU_G2 */
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/* DISP_DTRC */
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/* DISP_DC8000 */
#define IMX8MQ_CLK_DISP_DC8000  123
/* PCIE_CTRL */
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/* PCIE_PHY */
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/* PCIE_AUX */
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/* DC_PIXEL */
#define IMX8MQ_CLK_DC_PIXEL  127
/* LCDIF_PIXEL */
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/* SAI1~6 */
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/* SPDIF1 */
#define IMX8MQ_CLK_SPDIF1  135
/* SPDIF2 */
#define IMX8MQ_CLK_SPDIF2  136
/* ENET_REF */
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/* ENET_TIMER */
#define IMX8MQ_CLK_ENET_TIMER  138
/* ENET_PHY */
#define IMX8MQ_CLK_ENET_PHY_REF  139
/* NAND */
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/* QSPI */
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/* USDHC1 */
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/* USDHC2 */
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/* I2C1 */
#define IMX8MQ_CLK_I2C1   144
/* I2C2 */
#define IMX8MQ_CLK_I2C2   145
/* I2C3 */
#define IMX8MQ_CLK_I2C3   146
/* I2C4 */
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/* UART1 */
#define IMX8MQ_CLK_UART1  148
/* UART2 */
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/* UART3 */
#define IMX8MQ_CLK_UART3  150
/* UART4 */
#define IMX8MQ_CLK_UART4  151
/* USB_CORE_REF */
#define IMX8MQ_CLK_USB_CORE_REF  152
/* USB_PHY_REF */
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/* ECSPI1 */
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/* ECSPI2 */
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/* PWM1 */
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/* PWM2 */
#define IMX8MQ_CLK_PWM2   157
/* PWM3 */
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/* PWM4 */
#define IMX8MQ_CLK_PWM4   159
/* GPT1 */
#define IMX8MQ_CLK_GPT1   160
/* WDOG */
#define IMX8MQ_CLK_WDOG   161
/* WRCLK */
#define IMX8MQ_CLK_WRCLK  162
/* DSI_CORE */
#define IMX8MQ_CLK_DSI_CORE  163
/* DSI_PHY */
#define IMX8MQ_CLK_DSI_PHY_REF  164
/* DSI_DBI */
#define IMX8MQ_CLK_DSI_DBI  165
/*DSI_ESC */
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/* CSI1_CORE */
#define IMX8MQ_CLK_CSI1_CORE  167
/* CSI1_PHY */
#define IMX8MQ_CLK_CSI1_PHY_REF  168
/* CSI_ESC */
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/* CSI2_CORE */
#define IMX8MQ_CLK_CSI2_CORE  170
/* CSI2_PHY */
#define IMX8MQ_CLK_CSI2_PHY_REF  171
/* CSI2_ESC */
#define IMX8MQ_CLK_CSI2_ESC  172
/* PCIE2_CTRL */
#define IMX8MQ_CLK_PCIE2_CTRL  173
/* PCIE2_PHY */
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/* PCIE2_AUX */
#define IMX8MQ_CLK_PCIE2_AUX  175
/* ECSPI3 */
#define IMX8MQ_CLK_ECSPI3  176

/* CCGR clocks */
#define IMX8MQ_CLK_A53_ROOT   177
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#define IMX8MQ_CLK_ECSPI1_ROOT   179
#define IMX8MQ_CLK_ECSPI2_ROOT   180
#define IMX8MQ_CLK_ECSPI3_ROOT   181
#define IMX8MQ_CLK_ENET1_ROOT   182
#define IMX8MQ_CLK_GPT1_ROOT   183
#define IMX8MQ_CLK_I2C1_ROOT   184
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#define IMX8MQ_CLK_I2C3_ROOT   186
#define IMX8MQ_CLK_I2C4_ROOT   187
#define IMX8MQ_CLK_M4_ROOT   188
#define IMX8MQ_CLK_PCIE1_ROOT   189
#define IMX8MQ_CLK_PCIE2_ROOT   190
#define IMX8MQ_CLK_PWM1_ROOT   191
#define IMX8MQ_CLK_PWM2_ROOT   192
#define IMX8MQ_CLK_PWM3_ROOT   193
#define IMX8MQ_CLK_PWM4_ROOT   194
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#define IMX8MQ_CLK_UART3_ROOT   204
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#define IMX8MQ_CLK_WDOG2_ROOT   213
#define IMX8MQ_CLK_WDOG3_ROOT   214
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#define IMX8MQ_CLK_HEVC_ROOT   216
#define IMX8MQ_CLK_AVC_ROOT   217
#define IMX8MQ_CLK_VP9_ROOT   218
#define IMX8MQ_CLK_HEVC_INTER_ROOT  219
#define IMX8MQ_CLK_DISP_ROOT   220
#define IMX8MQ_CLK_HDMI_ROOT   221
#define IMX8MQ_CLK_HDMI_PHY_ROOT  222
#define IMX8MQ_CLK_VPU_DEC_ROOT   223
#define IMX8MQ_CLK_CSI1_ROOT   224
#define IMX8MQ_CLK_CSI2_ROOT   225
#define IMX8MQ_CLK_RAWNAND_ROOT   226
#define IMX8MQ_CLK_SDMA1_ROOT   227
#define IMX8MQ_CLK_SDMA2_ROOT   228
#define IMX8MQ_CLK_VPU_G1_ROOT   229
#define IMX8MQ_CLK_VPU_G2_ROOT   230

/* SCCG PLL GATE */
#define IMX8MQ_SYS1_PLL_OUT   231
#define IMX8MQ_SYS2_PLL_OUT   232
#define IMX8MQ_SYS3_PLL_OUT   233
#define IMX8MQ_DRAM_PLL_OUT   234

#define IMX8MQ_GPT_3M_CLK   235

#define IMX8MQ_CLK_IPG_ROOT   236
#define IMX8MQ_CLK_IPG_AUDIO_ROOT  237
#define IMX8MQ_CLK_SAI1_IPG   238
#define IMX8MQ_CLK_SAI2_IPG   239
#define IMX8MQ_CLK_SAI3_IPG   240
#define IMX8MQ_CLK_SAI4_IPG   241
#define IMX8MQ_CLK_SAI5_IPG   242
#define IMX8MQ_CLK_SAI6_IPG   243

/* DSI AHB/IPG clocks */
/* rxesc clock */
#define IMX8MQ_CLK_DSI_AHB   244
/* txesc clock */
#define IMX8MQ_CLK_DSI_IPG_DIV                  245

#define IMX8MQ_CLK_TMU_ROOT   246

/* Display root clocks */
#define IMX8MQ_CLK_DISP_AXI_ROOT  247
#define IMX8MQ_CLK_DISP_APB_ROOT  248
#define IMX8MQ_CLK_DISP_RTRM_ROOT  249

#define IMX8MQ_CLK_OCOTP_ROOT   250

#define IMX8MQ_CLK_DRAM_ALT_ROOT  251
#define IMX8MQ_CLK_DRAM_CORE   252

#define IMX8MQ_CLK_MU_ROOT   253
#define IMX8MQ_VIDEO2_PLL_OUT   254

#define IMX8MQ_CLK_CLKO2   255

#define IMX8MQ_CLK_NAND_USDHC_BUS_RAWNAND_CLK 256

#define IMX8MQ_CLK_CLKO1   257
#define IMX8MQ_CLK_ARM    258

#define IMX8MQ_CLK_GPIO1_ROOT   259
#define IMX8MQ_CLK_GPIO2_ROOT   260
#define IMX8MQ_CLK_GPIO3_ROOT   261
#define IMX8MQ_CLK_GPIO4_ROOT   262
#define IMX8MQ_CLK_GPIO5_ROOT   263

#define IMX8MQ_CLK_SNVS_ROOT   264
#define IMX8MQ_CLK_GIC    265

#define IMX8MQ_VIDEO2_PLL1_REF_SEL  266

#define IMX8MQ_CLK_GPU_CORE   285
#define IMX8MQ_CLK_GPU_SHADER   286
#define IMX8MQ_CLK_M4_CORE   287
#define IMX8MQ_CLK_VPU_CORE   288

#define IMX8MQ_CLK_A53_CORE   289

#define IMX8MQ_CLK_MON_AUDIO_PLL1_DIV  290
#define IMX8MQ_CLK_MON_AUDIO_PLL2_DIV  291
#define IMX8MQ_CLK_MON_VIDEO_PLL1_DIV  292
#define IMX8MQ_CLK_MON_GPU_PLL_DIV  293
#define IMX8MQ_CLK_MON_VPU_PLL_DIV  294
#define IMX8MQ_CLK_MON_ARM_PLL_DIV  295
#define IMX8MQ_CLK_MON_SYS_PLL1_DIV  296
#define IMX8MQ_CLK_MON_SYS_PLL2_DIV  297
#define IMX8MQ_CLK_MON_SYS_PLL3_DIV  298
#define IMX8MQ_CLK_MON_DRAM_PLL_DIV  299
#define IMX8MQ_CLK_MON_VIDEO_PLL2_DIV  300
#define IMX8MQ_CLK_MON_SEL   301
#define IMX8MQ_CLK_MON_CLK2_OUT   302

#define IMX8MQ_CLK_END    303

#endif /* __DT_BINDINGS_CLOCK_IMX8MQ_H */